Spartan-2 и DDR RAM, у кого есть опыт сопряжения (Verilog) Опции

[Vitёk]

Имеются эти два девайса, подключенные один к другому. Тактовая частота ПЛИС равна 50 МГц. Можно заставить работать память на частоте 25 Мгц (данные тогда будут следовать со скоростью 50 Мслов/сек), но это не интересно. Интересно, используя удвоенную тактовую, получить скорость 100 Мслов/с.
Собственно, вопрос: каким образом, не используя FIFO, сопрячь две части схемы (50 и 100 МГц), что бы не было всяких логических состязаний и т.п.

[Vitёk]

Вообще, Спартан-2 - не лучший выбор для контроллера ДДР.

Абсолютно согласен. Но Спартан-3 не толлерантен к 5 вольтам, а мне нужно было обеспечить совместимость.

В Спартане-2 нельзя регулировать фазовый сдвиг генерируемого ДЛЛ клока. Что выливается в практическую невозможность застробировать данные при чтении, которые идут на 200 МГц.

Мой коллега вышел из положения, стробируя тактовую ДДР по спаду внутренней CLK, а все остальные сигналы - по фронту. Можно попытаться использовать и такой фокус.

Однако же, и тут существует тайный трюк. Если завести микросхему памяти в отладочный режим (прописыванием определенного бита в конфигурационном слове), то внутренний PLL отключится, позволив памяти работать на низкой частоте. Разумеется, производитель категорически не рекомендует использовать такой способ и не гарантирует временные параметры. Но оно работает.

А вот за это, батенька, огромное Вам спасибо. Попробую в первую очередь.