Spartan-2 и DDR RAM, у кого есть опыт сопряжения (Verilog) Опции

[Vitёk]

Имеются эти два девайса, подключенные один к другому. Тактовая частота ПЛИС равна 50 МГц. Можно заставить работать память на частоте 25 Мгц (данные тогда будут следовать со скоростью 50 Мслов/сек), но это не интересно. Интересно, используя удвоенную тактовую, получить скорость 100 Мслов/с.
Собственно, вопрос: каким образом, не используя FIFO, сопрячь две части схемы (50 и 100 МГц), что бы не было всяких логических состязаний и т.п.

[3.14]

Я особо не настаиваю
Просто был опыт когда в проекте с учетверенной и удвоенной частотами, при включении примерно 1 к 20 раз, фазы были разъехавшимися. С тех пор я не экспериментировал, тупо получаю все из нивысшей.
Еще, учетверитель более чувствителен к шумам на входном сигнале, если удвоитель может как-то пережить даже кратковременное пропадание входной тактовой (без принудительного сброса) то учетверитель помирает при мелейших отклонениях. Одна из плат с учетверителем стала вырубаться пару раз в день, в итоге все вылилось во встраивание маленькогго частотомера на учетверенную частоту и в случае отсутствия генерировался сброс. Как оказалось позже на этой плате вместо 3.3В было ~3.1, сейчас склонен думать что причина была в этом.

PS Хотя, конечно незачем мне было так категорично утверждать ...

[DmitryR]

Просто был опыт когда в проекте с учетверенной и удвоенной частотами, при включении примерно 1 к 20 раз, фазы были разъехавшимися.

Если в качестве учетверителя используется выход FX, а в качестве удвоителя - 2X - то имеют право быть разъехавшимися. А 1x и 2x выходы строго синфазны.

[andrew_b]

А 1x и 2x выходы строго синфазны.

Они, конечно, синфазны на выходе DLL. А потом-то они пропускаются через глобальные буфера, на выходах которых вся их синфазность пропадает.

[oval]

А 1x и 2x выходы строго синфазны.

Они, конечно, синфазны на выходе DLL. А потом-то они пропускаются через глобальные буфера, на выходах которых вся их синфазность пропадает.

Да, это так. Даже для одного клока фазы прихода на разные элементы (триггеры) будут разными. Однако этот разбег фаз учитывается самим ISE Place&Route, то есть логически синфазность не нарушается.