Synplify vs все остальные, Чего-то стал Synplify портиться ... Опции

[v_mirgorodsky]

На данный момент используем в проекте Cyclone EP2C8F256. Для синтеза используем Synplify версии 8.5. В большинстве случаев результаты синтеза неудовлетворительные Synplify не имеет временных параметров моделей памяти и не умеет нормально синтезировать аппаратные умножители. В результате получаются, мягко говоря, странные результаты синтеза. Последующая имплементация в целевую микросхему с туго затянутыми параметрами многое исправляет, однако далеко не все. Таким образом получается дизайн, который не разгоняется до своей нормальной рабочей частоты. Приходится в Quartus генерить все примитивы и вставлять их в RTL код, что уменьшает его переносимость и добавляет проблем при отладке.

Не знает ли кто, как бороться с этой напастью ? Может поменять синтезатор ? На какой ? У кого какие впечатления от менторовских продуктов ? Если я правильно помню, у них их два. Чем они отличаются друг от друга ?

[v_mirgorodsky]

vetal

А для какого семейства и какая версия Synplify? Мы столкнулись с проблемами при синтезе под Altera EP2C8F256-C8. В то же время под Xilinx или под Stratix синтез проходит без особых вопросов.

[vetal]

vetal

А для какого семейства и какая версия Synplify? Мы столкнулись с проблемами при синтезе под Altera EP2C8F256-C8. В то же время под Xilinx или под Stratix синтез проходит без особых вопросов.

Synplify 8.5.1(местный).
Семейство CII, ep2c8f256i8.
код:

Код

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity mult_test is
    port (
    clock    : in std_logic;
    aclr    : in std_logic;
    ena        : in std_logic;
    data_a    : in std_logic_vector(8 downto 0);
    data_b    : in std_logic_vector(8 downto 0);
    result    : out std_logic_vector(data_a'left +data_b'left+1 downto 0)
    );
end mult_test;

architecture rtl of mult_test is
    signal data_a_reg        : std_logic_vector(data_a'range);
    signal data_b_reg        : std_logic_vector(data_b'range);
    signal mult_result_reg    : std_logic_vector(result'range);
begin

    result<=mult_result_reg;
    process(aclr,ena,clock)
    begin
        if (aclr='0') then
            data_a_reg<=(others=>'0');
            data_b_reg<=(others=>'0');
            mult_result_reg<=(others=>'0');
        elsif (ena='0') then
            null;
        elsif (clock'event and clock='1') then
            mult_result_reg<=unsigned(unsigned(data_a_reg)*unsigned(data_b_reg));
            data_a_reg<=data_a;
            data_b_reg<=data_b;
        end if;
    end process;
end rtl;