Synplify vs все остальные, Чего-то стал Synplify портиться ... Опции

[v_mirgorodsky]

На данный момент используем в проекте Cyclone EP2C8F256. Для синтеза используем Synplify версии 8.5. В большинстве случаев результаты синтеза неудовлетворительные Synplify не имеет временных параметров моделей памяти и не умеет нормально синтезировать аппаратные умножители. В результате получаются, мягко говоря, странные результаты синтеза. Последующая имплементация в целевую микросхему с туго затянутыми параметрами многое исправляет, однако далеко не все. Таким образом получается дизайн, который не разгоняется до своей нормальной рабочей частоты. Приходится в Quartus генерить все примитивы и вставлять их в RTL код, что уменьшает его переносимость и добавляет проблем при отладке.

Не знает ли кто, как бороться с этой напастью ? Может поменять синтезатор ? На какой ? У кого какие впечатления от менторовских продуктов ? Если я правильно помню, у них их два. Чем они отличаются друг от друга ?

[sazh]

To vetal
А в Квартусе на любом кристалле выдает ошибку
Error (10409): VHDL Type Conversion error at mult_test.vhd(32): converted type of object near text or symbol "UNSIGNED" must match std_logic_vector type of target object
Посмотрел в рекомендациях xilinx и altera: там описание отличное от Вашего.

[vetal]

To vetal
А в Квартусе на любом кристалле выдает ошибку
Error (10409): VHDL Type Conversion error at mult_test.vhd(32): converted type of object near text or symbol "UNSIGNED" must match std_logic_vector type of target object
Посмотрел в рекомендациях xilinx и altera: там описание отличное от Вашего.

mult_result_reg<=unsigned(unsigned(data_a_reg)*unsigned(data_b_reg)); ->
mult_result_reg<=std_logic_vector(unsigned(data_a_reg)*unsigned(data_b_reg));
Synplify сам догадывается, что unsigned -> std_logic_vector.

Посмотрел в рекомендациях xilinx и altera: там описание отличное от Вашего.

Тоже самое.
запихал в synplify кусок кода из quartus_handbook - все синтезируется. Понять не могу как могло не синтезироваться.