Какую ПЛИС выбрать, Вопрос по архитектуре LC Опции

[Shivers]

Всем привет!

Есть вопрос. Нужна ПЛИС, у которой в LC есть возможность замкнуть LUT обратной связью. При этом, LUT должен быть минимум 3х3.
Уточню. На LC заходят два входа, идут в LUT. Выход LUT должен 1) с помощью мультиплексоров быть заведен на вход этого LUT, и 2) Иметь выход из LC, минуя триггеры/защелки.
Если в LC есть сразу два LUT, у которых выходы можно завести в обратную связь, в т.ч. и наперекрест, да еще и вывести наружу, было бы вообще шикарно.

Посмотрел наугад несколько зайлинксов и альтер -возможности обратной связи нигде нет. Почему такое не делают, в общем то понятно. Но, а вдруг кто такое видел
Спасибо!

[Shivers]

Изучил доки на актель, RS триггер на двух ACT1 можно сделать. А С-элемент теоретически на одном, но работать почти наверняка не будет. Использовать две АСТ1 с перекрестными обратными связями - тоже сомнительно что будет работать. В общем, актель не подходит, видимо

Пожалуй, вопрос надо перефразировать:

Подскажите ПЛИС, в которой есть RS триггер в LC?

Иногда встречаются D-триггеры c асинхронным Set и Reset, но как правило эти сброс/установки являются региональными, т.е. много самостоятельных RS триггеров так не получишь.

[rloc]

много самостоятельных RS триггеров так не получишь.

В пределах одной структуры, например SLICE у Xilinx, больше одного RS-триггера нельзя.

[Shivers]

И в Altera и в Xilinx нет ограничений. Один из входов set/reset приоритетный.

У Альтеры одновременно Set и Reset только в старых Flex/Apex сериях были, кажется. Циклоны и стратиксы я смотрел вроде все, не видел такого.
Не подскажете конкретную серию?

[rloc]

Триггер устанавливается в режиме "Latch", на вход D - "0" или "1", СK и SR - входы set/reset

[Shivers]

Триггер устанавливается в режиме "Latch", на вход D - "0" или "1", СK и SR - входы set/reset

Скачал доку (>link<) на CLB в 6м виртексе, про режим защелки почти ничего не сказано. Спасибо за инфу.

Проблема в том, что CK и RS - региональные, судя по доке. Меня даже компоновка в виде SLICE бы устроила, лишь бы Set и Reset задавались индивидуальными LUT. А в таком виде на один RS триггер нужно два SLICE: в одном функции сброса и установки с помощью LUT, а в другом одна защелка.

Спасибо за ответы

Видимо, ничего подходящего найти не удастся. Классика жанра, RS триггер, практически не реализуем в современных ПЛИС

[rloc]

Сложно понять что Вам хочется. На SR и CK могут подаваться и локальные сигналы. Один FF, даже без привлечения LUT, что может быть проще?

[Shivers]

Сложно понять что Вам хочется. На SR и CK могут подаваться и локальные сигналы. Один FF, даже без привлечения LUT, что может быть проще?

FF не нужен.
Нужен асинхронный RS триггер типа latch (классический пример - два NAND2, с заведенными обратными связями крест накрест). Для этого триггера надо задавать Set и Reset таблично, поскольку это могут быть функции 2х и более переменных. И разместить это нужно в одной LC.

[rloc]

FF не нужен.
Нужен асинхронный RS триггер типа latch (классический пример - два NAND2, с заведенными обратными связями крест накрест). Для этого триггера надо задавать Set и Reset таблично, поскольку это могут быть функции 2х и более переменных. И разместить это нужно в одной LC.

Для Xilinx это возможно - один SLICE, из которого задействованы 2 LUT и один FF, но связи внешние (не внутри SLICE).
А вообще, на любой FPGA крайне не желательно делать асинхронные схемы. Подумайте на системном уровне о других вариантах решения.

[Shivers]

Для Xilinx это возможно - один SLICE, из которого задействованы 2 LUT и один FF, но связи внешние (не внутри SLICE).
А вообще, на любой FPGA крайне не желательно делать асинхронные схемы. Подумайте на системном уровне о других вариантах решения.

Вариантов как бы всего два - либо FPGA (есть еще - PAL, но я как то не верю что на нем можно сделать что то больше пары счетчиков), либо кремний (БМК в расчет не беру - смешно). Других опций погонять асинхронные схемы в железе нет. Кремний дорог, ПЛИС .. выяснили. Ну что же, увы