Spartan-2 и DDR RAM, у кого есть опыт сопряжения (Verilog) Опции

[Vitёk]

Имеются эти два девайса, подключенные один к другому. Тактовая частота ПЛИС равна 50 МГц. Можно заставить работать память на частоте 25 Мгц (данные тогда будут следовать со скоростью 50 Мслов/сек), но это не интересно. Интересно, используя удвоенную тактовую, получить скорость 100 Мслов/с.
Собственно, вопрос: каким образом, не используя FIFO, сопрячь две части схемы (50 и 100 МГц), что бы не было всяких логических состязаний и т.п.

[3.14]

Именно, и не вижу ничего странного как и "более элементарную задачу по учету разбега клока" и компенсации его в коротких путях, но это мы уже начали воздух сотрясать.
Ситуация с глобалом лучше тем что разбег больше 1нс не будет (да и то на разных сторонах кристалла), у соседних слайсов он гораздо меньше будет, ну а в случае даже со сдвиговым регнистром минимальный путь по локальной линии между соседними слайсами будет ближе к 1нс.
Далее, откуда такая уверенность что у Вас не было проблем из-за разбега?
У меня на в разных проектах имелись модули у которых тактовая была на локале, это самые глючные модули в смысле непредсказуемости их работы при очередной итерации разводки проекта. Например, счетчики перестают считать и т.п. , при этом HDL модулей не меняется. Ситуация обостряется с ростом процента заполненности кристалла (приходилось постоянно мудрить с усилием и настройками PAR). При этом ест-но все констрейны выполняются, а вот MAXSKEW как правило меньше 2нс не выходит.