Virtex 6. Прием данных с АЦП. Констрейны, Дифференциальный сигна, параллельная шина, ддр Опции

[Ethereal]

Здравствуйте.

Имеется проект на шестом виртексе с параллельными АЦП на 400 МГц.
Выходная шина АЦП 10 бит, сопровождаются тактом 200 МГц с привязкой к центру UI. Сигналы дифференциальные. Передача идет с удвоенной скоростью. tsu, th относительно переднего фронта синхросигнала 1нс

В проекте, соответственно реализован приемник.
Дифференциальная шина пропускается сначала через IBUFDS.
С выхода IBUFDS она идет на IDDR и далее на синхронизатор на FIFO.

Клок от АЦП пропускается через IBUFDS и далее идет на клок IDDR, на котором защелкивается входная шина.

В .ucf описаны констрейны:

Код

NET InputAdcClockPos TNM_NET = TnmAdcClockPos;
TIMESPEC TsAdcClockPos = PERIOD TnmAdcClockPos 200 Mhz HIGH 50%;

TIMEGRP GrpRiseAdcClockPos = RISING TnmAdcClockPos;
TIMEGRP GrpFallAdcClockPos = FALLING TnmAdcClockPos;

OFFSET = IN 750 ps VALID 1500 ps BEFORE InputAdcClockPos TIMEGRP GrpRiseAdcClockPos;
OFFSET = IN 750 ps VALID 1500 ps BEFORE InputAdcClockPos TIMEGRP GrpFallAdcClockPos;

Описал с запасом на разбег в длинах проводников, хотя он там настолько влиять не должен.

При этом PAR долго разводит, а потом фейлит констрейны.

После этого клок стал пропускать не через IBUFDS, а IBUFGDS, и стало намного лучше в части скорости работы, но фейл с констрейнами остался.
Например.

Код

Slack (setup path):     -1.144ns (requirement - (data path - clock path - clock arrival + uncertainty))
  Source:               InputAdcDataPos<3> (PAD)
  Destination:          GenDdr[3].IDDR_inst (FF)
  Destination Clock:    AdcClock rising at 0.000ns
  Requirement:          0.750ns
  Data Path Delay:      5.235ns (Levels of Logic = 1)
  Clock Path Delay:     3.366ns (Levels of Logic = 2)
  Clock Uncertainty:    0.025ns

где AdcClock - это клок на выходе IBUFGDS.

Tsu всей шины на переднем фронте болтается в районе 1.86нс. Th в районе минус 0.1.

Не подскажете, чем можно вылечить данную проблему?

Заранее спасибо.

[Bad0512]

Здравствуйте.

Имеется проект на шестом виртексе с параллельными АЦП на 400 МГц.
Выходная шина АЦП 10 бит, сопровождаются тактом 200 МГц с привязкой к центру UI. Сигналы дифференциальные. Передача идет с удвоенной скоростью. tsu, th относительно переднего фронта синхросигнала 1нс

В проекте, соответственно реализован приемник.
Дифференциальная шина пропускается сначала через IBUFDS.
С выхода IBUFDS она идет на IDDR и далее на синхронизатор на FIFO.

Клок от АЦП пропускается через IBUFDS и далее идет на клок IDDR, на котором защелкивается входная шина.

В .ucf описаны констрейны:

Код

NET InputAdcClockPos TNM_NET = TnmAdcClockPos;
TIMESPEC TsAdcClockPos = PERIOD TnmAdcClockPos 200 Mhz HIGH 50%;

TIMEGRP GrpRiseAdcClockPos = RISING TnmAdcClockPos;
TIMEGRP GrpFallAdcClockPos = FALLING TnmAdcClockPos;

OFFSET = IN 750 ps VALID 1500 ps BEFORE InputAdcClockPos TIMEGRP GrpRiseAdcClockPos;
OFFSET = IN 750 ps VALID 1500 ps BEFORE InputAdcClockPos TIMEGRP GrpFallAdcClockPos;

Описал с запасом на разбег в длинах проводников, хотя он там настолько влиять не должен.

При этом PAR долго разводит, а потом фейлит констрейны.

После этого клок стал пропускать не через IBUFDS, а IBUFGDS, и стало намного лучше в части скорости работы, но фейл с констрейнами остался.
Например.

Код

Slack (setup path):     -1.144ns (requirement - (data path - clock path - clock arrival + uncertainty))
  Source:               InputAdcDataPos<3> (PAD)
  Destination:          GenDdr[3].IDDR_inst (FF)
  Destination Clock:    AdcClock rising at 0.000ns
  Requirement:          0.750ns
  Data Path Delay:      5.235ns (Levels of Logic = 1)
  Clock Path Delay:     3.366ns (Levels of Logic = 2)
  Clock Uncertainty:    0.025ns

где AdcClock - это клок на выходе IBUFGDS.

Tsu всей шины на переднем фронте болтается в районе 1.86нс. Th в районе минус 0.1.

Не подскажете, чем можно вылечить данную проблему?

Заранее спасибо.

Довольно странная картина у вас получается.
Обычно задержка по клоку больше чем по данным.
Советы такие :
1. Задержку можно увеличить с помощью IDELAY макро как по клоку, так и по данным.
2. Пользуйте региональные клоки - для вашей задачи это то, что нужно.

[Ethereal]

Довольно странная картина у вас получается.
Обычно задержка по клоку больше чем по данным.
Советы такие :
1. Задержку можно увеличить с помощью IDELAY макро как по клоку, так и по данным.
2. Пользуйте региональные клоки - для вашей задачи это то, что нужно.

Пробовал руками ставить IODELAYE1 в разрыв между IBUFDS и IDDR в режиме "DEFAULT".
Кроме почти восьмикратного увеличения времени компиляции получилась еще большая разбежка по времени.
Вообще, я сейчас думаю, что может неправильно вставил.
На схемах указано, что делей вставляется между IBUF и IDDR. Но, возможно, что для дифференциального входа порядок иной?
Или вообще не нужно руками ставить?

Еще пробовал использовать DCM и затактировать вход его выходом.
В итоге получил предупреждение, что клок ничего не тактирует и игнор всех констреинтов в .ucf.