Проблемы в 14.3.12, ошибки Clearance и Unrouted Опции

[ivainc1789]

Вот проапдейтился до 14.3.12 и просто в шоке. Эмоции захлестывают. Написал на AltiumLive - тему потерли и правильно сделали, т. к. ... ну невозможно. Сейчас полностью разведенная плата формата A4 переделывалась 5 часов, притом что в предыдущих релизах (примерно до 14.3) все было гораздо проще и быстрее.
Ладно бы там "новые фичи" они внедрили, но когда этот внедреж касается интерактивной трассировки - тут уж извините...

1. Не буду описывать свои мытарства, просто подскажите, если возможно, является в этом билде полигон вообще электрическим объектом? DRC на уже законченной плате выдает кучу сообщений о неразведенной цепи GNDPWR. Проверяю на плате тщательно всю цепь - визуально соединено, местами полигоном. Ранее возможно было КП одной цепи не соединять а просто заливать полигоном и это вроде бы считалось электрическим соединением. Сейчас сплошная ругань на это...
2. Интерактивщик иногда ляпает откровенные КЗ, на правила - плевать. Режим push obst... Drag проводников выполняется так погано, что потом сидишь как дурак переделываешь все вручную...
3. То, что учудили с шириной проводников при переходе с рума в рум вообще ппц. Теперь нормально между комнатами с одной шириной трека не перейти т к в маленьком промежутке между комнатами вставляется сегмент другой ширины (в полном соотв с правилами). Вот только румы то разные и теперь что, придется правила "перехода" писать? Такое хорошо бы работало для рума какой-нить БГА, но для стандартных румов - все усложняется...
4. То, что сделано в DesignRules Clearance - башка наверно не та у меня... Как теперь соотнести эту min clearance matrix с "родными" правилами AD ? Я так понял, хотели поддержать переход юзеров с PADs, но нафига валить все в одну кучу то???

Вобщем, впереди еще две довольно трудных платы формата A4 и я в растерянности... Уже давненько сижу на AD но мое мужество в постоянном преодолении его фич просто тает на глазах...

Хочу знать, я один такой или многие как ежики грызут тот самый кактус?

[ivainc1789]

Еще хотел спросить. Часто в PCB приходится определять свои классы цепей и структур. Т. е. акромя сгенерированных автоматически из схемы имеем и вручную созданные. Это приводит к рассогласованию схемы и платы, что видно по ECO корректировкам из схемы в плату. Я это устраняю настройками компаратора в свойствах проекта, разрешая соотв extra class differencies. Однако этот путь хорош лишь до тех пор, пока в схему не понадобится внести существенные дополнения/исправления. Тогда автогенерируемые классы приходится перераспределять программе заново, что приводит к ошибкам - ведь некоторые классы "скрыты" настройками компаратора...
Мне приходится в таких случаях снова отменять игнор extra классов, потом аккуратно делать ECO чтоб не удалила вручную сделанные в PCB классы, затем снова перестраивать компаратор на игнор.
Короче, очень неудобно или что-то не так делаю...

[Владимир]

Еще хотел спросить. Часто в PCB приходится определять свои классы цепей и структур. Т. е. акромя сгенерированных автоматически из схемы имеем и вручную созданные. Это приводит к рассогласованию схемы и платы, что видно по ECO корректировкам из схемы в плату. Я это устраняю настройками компаратора в свойствах проекта, разрешая соотв extra class differencies. Однако этот путь хорош лишь до тех пор, пока в схему не понадобится внести существенные дополнения/исправления. Тогда автогенерируемые классы приходится перераспределять программе заново, что приводит к ошибкам - ведь некоторые классы "скрыты" настройками компаратора...
Мне приходится в таких случаях снова отменять игнор extra классов, потом аккуратно делать ECO чтоб не удалила вручную сделанные в PCB классы, затем снова перестраивать компаратор на игнор.
Короче, очень неудобно или что-то не так делаю...

Посмотрел оба видео.
Много эмоций ( это понятно, сам бываю такой)
1. Смысла показывать все ошибки не было. Достаточно только не разведенных. Тогда было бы легче разгребать.
2. Ошибка и на первом и на втором видео одна и та же, и не имеет отношения ни к PAD (как слышно в тексте в первом) или TEADROP (во втором видео)
У вас исходно в проекте есть эти линии "0" ТОЛЩИНЫ. И их надо найти и удалить.
Как они образовались--- это только вы сами сможете найти покапавшиcь в History
Найти легко, например через панель PCBLIST

Не разведенным показывает именно эти "0" ТОЛЩИНЫ, что видно в видео.
Почему знаю. Возможно к "0" ТОЛЩИНе нельзя подключится. А то что находит такое -- так это более правильно

если удалить (незаливать) полигоны-- эти ощибки продублируютмя и для раздела правил Widht

По поводу зазоров для второго случая.
Теперь Teadrop делаются полигонами, а не TRACK или ARC как раньше.
Отсюда действуют другие правила зазора.

[Alexey Sabunin]

Не разведенным показывает именно эти "0" ТОЛЩИНЫ, что видно в видео.
Почему знаю. Возможно к "0" ТОЛЩИНе нельзя подключится. А то что находит такое -- так это более правильно

Это действительно так! Но программа не должна была позволить сделать такие вещи, если конечно они не делались преднамеренно.

[Владимир]

Это действительно так! Но программа не должна была позволить сделать такие вещи, если конечно они не делались преднамеренно.

Что значит не должна. "0" ТОЛЩИНа вполне нормально, если это она имеет свойство КеepOut или лежит на механическом слое. То есть формально она ничем не отличается от толщины 0.00001 мм, которую можно ввести.
Отличие -- первую нельзя выделить наведением указателя, а только через выделение в области или панель PCBLIST и аналогичные другие. Вторую чисто технически можно, сделав максимальное увеличение или настройки привязки.

года 4-5 назад такое попадалось в чужом проекте. День потратил, чтоб найти.
Поэтому понимаю автора.