Помогите с констрейнами Опции

[juvf]

[attachment=63490:______2.PNG]на рисунке 2 схема управления внешним ЦАП. На рисунке 1 времянка из даташит на АЦП. Как правильно задать констрейны не учитывая внешних задержек (в плате все цепи выравнены).

в *.sdc файле описал клоки.

Код

set_time_format -unit ns -decimal_places 3
create_clock -name {clk1} -period 10.000 -waveform { 0.000 5.000 } [get_ports {clk}]
create_generated_clock -name {pll|clk_out[0]} -source [get_pins {pll|clk_in[0]}] -duty_cycle 50.000 -master_clock {clk1} [get_pins {pll|clk_out[0]}]
create_generated_clock -name {pll|clk_out[1]} -source [get_pins {pll|clk_in[0]}] -duty_cycle 50.000 -phase 90.000 -master_clock {clk1} [get_pins {pll|clk_out[1]}]

не могу понять как описывать выходные пины Dout и clkDac? Очевидно нужно описать выходные задержки, но между чем и чем?
мне нужно чтобы передний фронт clkDac был посередине установки данных на Dout. По даташиту, при моих частотах допускается передний фронт clkDac двигать ±2 нс относительно Dout. Как это правильно прописать в констерейнах?
пробовал так

Код

set_output_delay -clock [get_clocks {pll|clk_out[0]}] -max 7 [get_ports {clkDac}]
set_output_delay -clock [get_clocks {pll|clk_out[0]}] -min 3 [get_ports {clkDac}]
set_output_delay -clock [get_clocks {pll|clk_out[0]}] -max 2 [get_ports {Dout[*]}]
set_output_delay -clock [get_clocks {pll|clk_out[0]}] -min -2 [get_ports {Dout[*]}]

такие констрейны не выполняются. Например по clkAdc такие картинки - рисунок 3. Не понятно по графику.... по идее клок pll|clk_in[0] испустился (Launch Clock), через 5 нс ±2 должен появится клок на выходе плис clkDac (Latch Clock). Но на графике всякие Clok Delay и Data Delay почемуто ДО того, как испустился клок (Launch Clock). Кто-нибудь может пояснить эти диаграммы, плииз.

Сообщение отредактировал juvf - Dec 13 2011, 05:43

Эскизы прикрепленных изображений

 

[otv116]

Добрый день.
Чтобы не плодить темы, пишу сюда.
Задача простая, но вот не знаю каким констрейном ее решать.
Нужно вывести из циклона клок и его же, но инвертированным:

Mem_ClkP <= Clk;
Mem_ClkN <= not Clk;

Так вот как описать, что до внешней памяти они должны добежать не сильно разбежавшись от изначальной фазы в 180 градусов?
Для конкретики : Сlk = 200 MHz, допустимая разбежка 0.5 ns.
Есть задумка рассматривать первого как generated_clock, а второго как данные, чтобы потом задать setup и hold для обоих фронтов, но не уверен я в своих силах. К тому же сомневаюсь, что это верный путь.

Спасибо.

[Maverick]

Добрый день.
Чтобы не плодить темы, пишу сюда.
Задача простая, но вот не знаю каким констрейном ее решать.
Нужно вывести из циклона клок и его же, но инвертированным:

Mem_ClkP <= Clk;
Mem_ClkN <= not Clk;

Так вот как описать, что до внешней памяти они должны добежать не сильно разбежавшись от изначальной фазы в 180 градусов?
Для конкретики : Сlk = 200 MHz, допустимая разбежка 0.5 ns.
Есть задумка рассматривать первого как generated_clock, а второго как данные, чтобы потом задать setup и hold для обоих фронтов, но не уверен я в своих силах. К тому же сомневаюсь, что это верный путь.

Спасибо.

нет желания для этих целей использовать PLL или DCM ?