Проектирование асинхронных стейт-машин, Кто и как, каими тулзами решает эту задачу Опции

[v_mirgorodsky]

Доброго времени суток,

Собственно - $subj. Изучаю вопрос проектирования чипа с использованием асинхронных пайплайнов. I.E. Sutherland, ‘‘Micropipelines’’ неплохо описывает концепцию и дает понимание о том, как работают вычислители при таком подходе, однако как делать управляющие стейт-машины в этой работе не рассматривается. Подход, предложенный в ASYNCHRONOUS FINITE STATE MACHINE DESIGN: A LOST ART? Christopher Carroll, University of Minnesota-Duluth мне не понравился. Другие книги, которые я просмотрел по теме, учат вариациям на тему той-же методологии, однако кардинально ничего не улучшают. В результате асинхронные стейт-машины представляют собой диких паучков из нандов и норов с обратными связями, крайне тяжело модифицируются, плохо верифицируются, короче - обладают целым рядом недостатков, делающих их реальное применение неоправданно дорогим и сложным.

Есть ли у кого мысли как упростить этот процесс и сделать его более простым и контролируемым?

[yes]

книжки переехали сюда?
/pub/BOOKS/IC_Design/_Asynchronous_Circuit_/

а про ПЛИС для экспериментов - лучше актеловских проазиков, имхо, сейчас нет - у них локальный интерконнект развит. но тул отсутствует - нужно что-то писать самостоятельно, какие-то скрипты поверх libero designer-а не сильно помогают - что ставит на затее крест

Если используется completion detector, то асинхронная схема оказывается значительно быстрее синхронного аналога. Спайс говорит, что мой пайплайн из 4 последовательных MAC юнитов работает на частоте порядка 3.5GHz на 55nm. Если же подходить к вопросу с синхронными мерками, то пришлось бы посчитать частоту по worst case delay, что ограничило бы рабочую частоту на уровне 2.7GHz.

....

В ПЛИС все асинхронные методики не работают. Если попытаться создать простейший асинхронный автомат, то альтеровский Квартус начинает визжать об обнаружении комбинаторного лупа и останавливает компиляцию.

я на уровне спайс не работаю - все-таки для цифровых схем абстракция повыше, но из общего мироздания:

если у Вас в конвеере есть задержка на 2.7GHz, то и весь конвеер будет работать 2.7GHz, те части которые 3.5 будут ждать completion (как я понимаю это можно назвать хэндшейк) от той, которая 2.7
то есть выигрыша тут не получится, по сравнению с синхронной схемой
понятно, что не worst case для самосинхронной схемы поднимет автоматом (by design) производительность при низкой температуре и хорошем питании (best case) - но и для синхронной в не worst case можно тактовую разогнать

единственно, что неоспоримо - это для асинхронной схемы не нужно качать тактовое дерево, которое жрет основную часть энергии. но опять же современные синхронные тулзы научились строить отключаемые деревья (clock gating) то есть и это преимущество не играет

---------------------------

а про квартус - лупы это варнинг - все он генерит, но расчитывать по ним времянку не умеет (есть геморойный метод с вставлением псевдорегистров и т.п.). в любом случае - до реального применения там очень далеко

[v_mirgorodsky]

я на уровне спайс не работаю - все-таки для цифровых схем абстракция повыше, но из общего мироздания:

если у Вас в конвеере есть задержка на 2.7GHz, то и весь конвеер будет работать 2.7GHz, те части которые 3.5 будут ждать completion (как я понимаю это можно назвать хэндшейк) от той, которая 2.7 то есть выигрыша тут не получится, по сравнению с синхронной схемой понятно, что не worst case для самосинхронной схемы поднимет автоматом (by design) производительность при низкой температуре и хорошем питании (best case) - но и для синхронной в не worst case можно тактовую разогнать

единственно, что неоспоримо - это для асинхронной схемы не нужно качать тактовое дерево, которое жрет основную часть энергии. но опять же современные синхронные тулзы научились строить отключаемые деревья (clock gating) то есть и это преимущество не играет

Совершенно не правильный вывод. Сумматор сам по себе имеет очень разную задержку в зависимости от чисел, которые отправляются ему на вход. Даже сумматоры с префиксными деревьями подвержены этому недостатку, хотя для них разница между самым быстрым временем вычисления и самым медленным существенно меньше. Несложно посчитать, что при суммировании двух случайных чисел 98% случаев содержат переносы с максимальной длинной 6 бит. Синхронная схема обязана быть рассчитана на распространение сигнала переноса через все 32 бита в случае 32-разрядного сумматора, тогда как асинхронная схема с комплишен детектором закончит вычисление тогда, когда будут вычислены все биты результата и не будет ожидать следующего фронта клока для начала следующего вычисления. Вот здесь и получается ускорение работы схемы в среднем до 3.5GHz против 2.7GHz в синхронном случае. Другой вопрос, что за подобное ускорение пришлось заплатить несколько большей площадью, но в моем случае это был приемлемый обмен. Сделать более быструю синхронную схему тоже возможно, но в этом случае пришлось бы часто-часто порезать сумматор регистрами, а это может быть не всегда удобно. Да и потребление такой синхронной схемы было бы сильно выше.