Цитата(bogaev_roman @ Sep 22 2014, 14:38)

Если допустим брать первый порядок стандартной архитектуры, то за один такт должны последовательно выполниться 2 суммирования и 1 умножение. Выбрав разрядностть, можно посмотреть максимальное быстродействие на каждый элемент по документации, далее просуммировать и получить общую задержку и помножить на 2 (из-за задержки на элементах) - вот и получиться примерная задержка.
Вот что-то поближе к тому что надо. Наверное я слишком общий вопрос задал... Хотя он тоже интересен.
Я уточну на конкретном примере:
Пусть есть набор БИХ фильтров 10 порядка выполненные в виде каскадного соединения пяти звеньев второго порядка. Реализация структуры для фильтров одинаковая. Разрядность фильтров 16, 8, 4. Необходимо оценить теоретический выигрыш в производительности от изменения разрядности. С объемом ресурсов ПЛИС все более менее ясно. Для простоты качество характеристик фильтров (АЧХ, ФЧХ) не учитываем.