DDR2 на циклоне, помогите запустить Опции

[alexPec]

Всем доброго дня. Пытаюсь запустить DDR2 на циклоне 3. Нужна помошь опытных в этом деле коллег. В системе ниос, clock crossing bridge(с ниоса на ДДР), DDR контроллер и onchip память. ДДР работает на 135 МГц (иначе констрейны не пролазят), все остальное на 67,5МГц. При компиляции ни одного отрицательного слэка. В эклипсе сделал проект memory test small с bsp, все компилируется без ошибок. Все располагаю в onchip памяти, DDR только тестирую. Программа загружается (в onchip), пошаговая отладка идет. Первый же тест памяти - снача пишется число в память ДДР, затем читается. команда IOWR_32DIRECT в пошаговом режиме выполняется, а вот следующая команда IORD_32DIRECT уже нет. Делаешь на ней step (F6) выполняться начинает и тут же отваливается JTAG отладка. Дебагер находится в положении Run, делаешь паузу или стоп - говорит что потеряна связь с target-ом. При этом конфигурация сохраняется, т.е. можно снова запустить программу на отладку и все начинает работать до первого чтения из ДДР. Встроенный просмотрщик памяти реагирует также: как только пытаешься посмотреть область ДДР - отваливается JTAG. Все питания в норме.
Было у кого такое? Куда копать, что смотреть? Похоже дальше нужен сигнал тап, что посмотреть им в первую очередь с чего начать, посоветуйте пожалуйста.

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 project.rar ( 5.38 мегабайт ) Кол-во скачиваний: 10

 

[thermit]

у вас прога из какой памяти выполняется? судя по картинке из ддр?

[alexPec]

у вас прога из какой памяти выполняется? судя по картинке из ддр?

Нет, из onchip_memory2_0.

[thermit]

Нет, из onchip_memory2_0.

ddr имеет базу 0. программа по умолчанию выполняется с адреса 0, так что похоже, что все же из ддр.
поставте базовый адрес ончип мемори в 0, заблокируйте иго изменение и сделайте автоассигн базовых адресов. потом в бсп линкер скрипт надо явно указать размещение сегментов в ончип мемори. тогда ддр будет полностью доступна в смысле любого обращения без боязни испортить код.

[alexPec]

ddr имеет базу 0. программа по умолчанию выполняется с адреса 0, так что похоже, что все же из ддр.
поставте базовый адрес ончип мемори в 0, заблокируйте иго изменение и сделайте автоассигн базовых адресов. потом в бсп линкер скрипт надо явно указать размещение сегментов в ончип мемори. тогда ддр будет полностью доступна в смысле любого обращения без боязни испортить код.

Нене, там клок кроссинг бридж стоит, DDR располагается с адреса 0х8000000. В процессоре ресет вектор указывает на ончип. В BSP в линкере я уже поставил все сегменты на ончип, в ДДР ничего нет.

Но я сейчас пробую проект запустить не только в Q91, еще и в Q13.1. Там картина другая: если в Q91 init done стоит в 1, то такой же проект в Q13.1 (ончип память, процессор, DDR2) ведет себя по другому - init done там нуле. Reset_request_n с ДДР контроллера в единице, т.е. вроде (как я понял из описания контроллера ДДР) ПЛЛ ДДР-ная в захвате. Процессорная ПЛЛ тоже в захвате. Как его (init_done контроллера ДДР) заставить в 1 перейти?

Судя по описанию сигнала :

When the memory initialization, training, and calibration are complete, the
PHY sequencer asserts ctrl_usr_mode_rdy to the memory controller,
which then asserts this signal to indicate that the memory interface is ready
for use.

это индикация того, что стейт-машина инициализации памяти закончила работу, и от результата этой работы этот сигнал не зависит, т.е. по любому должен выставиться в 1 через некоторое время, так?