FIFO generator 9.1, как правильно написать констрейнты? Опции

[Mar_K]

Проект на spartan6 -3 grade. Два тактовых домена 75 и 200 МГц. Передаю данные между ними с использованием FIFO (fifo generator 9.1), разрядность которого 64 бита чтение и запись. Тайминг аналайзер пишет, что все констрейyты выполнены, однако, в секции "Unconstrained" есть проваленные по hold time именно внутри самого FIFO (грейкаунтер похоже: U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/wr_pntr_gc_4 to U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[1].rd_stg_inst/Q_4). Соответственно проект глючит.

У меня несколько вопросов:
1) Реально ли получить работающий FIFO с такими параметрами в данном кристале?
2) Как правильно написать ограничения?

По поводу второго вопроса читал DS317, но там для 16 разрядного случая. Еще задавал timespec на оба клока и устанавливал maxdelay datapathonly на передачу данных между ними равную 5ns. После чего из секции unconstrained эти пути пропадали и ошибок вообще не наблюдалось в аналайзере, но в работающем железе по прежнему глюки. Если вместо 200 МГц запустить, на, скажем, 150 МГц то все гут.

Сообщение отредактировал Mar_K - Oct 12 2014, 16:58

[andrew_b]

2) Как правильно написать ограничения?

По поводу второго вопроса читал DS317, но там для 16 разрядного случая.

Смотрите ug175, параграф "Setup and Hold Time Violations".
Вместо описывания каждого разряда можно использовать wildcard'ы.

[Mar_K]

Смотрите ug175, параграф "Setup and Hold Time Violations".
Вместо описывания каждого разряда можно использовать wildcard'ы.

Понял. Значит можно просто забить на это, а проблема остается в неправильной обработке.