Цитата(edward77 @ Jan 10 2005, 11:02)
Здравствуйте!
Подскажите пожалуйста с чего начать: книги, среды и, желательно, где все это можно достать? Буду очень признателен.
На ФТП нашел лишь стаую версию DC Compiler-a и Prime Time-a. Достаточны ли они для начала????
Вопрос в ответ на Ваш: какая часть маршрута проектирования ASIC Вас интересует? Приведу только сильно обобщенное деление (полномасштабная картина займет объем, не подходящий для постов на форуме):
1. Разработка архитектурной и электрической спецификации.
2. RTL-кодирование и разработка среды функциональной регрессионной верификации.
3. Разработка и реализация средств Design-For-Testability для конкретного проекта (скан-цепи, BIST, Memory BIST, BILBOs, и т.д.).
4. Динамическая функциональная верификация проекта с целью достижения 100% покрытия кода/функциональности/моделирования неисправностей.
5. Разработка среды проекта: выбор и реализация технологической библиотеки, атрибутов.
6. Разработка ограничений и синтез с реализацией Scan-цепей (плюс JTAG) с помощью Synopsys Design Compiler (DC).
7. Статический временной анализ на блочном уровне с использованием встроенных средств DC.
8. Формальная верификация проекта (RTL vs. netlist) с помощью Formality.
9. Статический временной анализ всего проекта до размещения (pre-layout) с помощью Synopsys PrimeTime.
10. Предварительная разводка (floorplanning) с учетом временных ограничений, реализация дерева clock-цепей, глобальной трасировки (routing).
11. Передача временнЫх ограничений средствам размещения проекта в кремнии.
12. Передача дерева clock-цепей в исходных проект (netlist).
13. Формальная верификация синтезированного netlist'а и его же, но после объединения с деревом clock-цепей.
14. Извлечение оценочных задержек после глобальной трассировки.
15. Передача оценочных данных временнОго анализа обратно в DС и PT.
16. Статический временной анализ проекта на основе post-layout данных.
17. Оптимизация проекта.
18. Детальная трассировка.
19. Получение фактических временнЫх задержек после детальной трассировки.
20. Передача реальных временнЫх задержек в DC и PT.
21. Статический временной анализ в PT на основе реальных данных post-layout.
22. Повторная оптимизация (если требуется).
23. Функциональная верификация на вентильном уровне с учетом временных данных post-layout (если требуется).
24. Формирования описания для кремниевого производства в форматах CIF/GDSII после анализа Layout Versus Schematic (LVS) и Design Rule Checking(DRC).
Поясните Ваше предпочтение. От этого зависит выбор литературы, средств (их для "нормального" ASIC-design'а в свободном доступе очень немного) и комментариев...
ASIC design, С чего начать?
Jan 10 2005, 08:02
