Использование слабых транзисторов в логике SC, На технологиях суб 100нм Опции

[Shivers]

Всем привет!
Вопрос по разработке SC.
Есть схема нужного мне триггера (С-элемента) с использованием слабых транзисторов. К примеру, пока входные pmos закрыты, потенциал выхода утягивает вниз слабый nmos (скажем, с тройной длинной канала и минимальной ширины). Если хоть один pmos открывается, потенциал уходит вверх. Недостатки этой схемы понятны - сквозной ток, и заваленный фронт. Вопрос в другом. Насколько допустима такая схема на 65нм, и, скажем, 28нм?

Триггер будет использоваться в качестве базового, т.е. фактически как standard cell -повсеместно в дизайне.

[Jurenja]

Схема такая допустима.

PS. Но вот только есть ли смысл применять это при доступности КМОП схемотехники...

[Shivers]

Схема такая допустима.

PS. Но вот только есть ли смысл применять это при доступности КМОП схемотехники...

Спасибо!

Не понял только про КМОП схематехнику. Это ведь тоже КМОП?
Я пробовал сравнивать потребление такой схемы, и аналогичной по функционалу обычной логики. Несмотря на сквозной ток, эта потребляет меньше в разы, и меньше по площади тоже в разы. Проблема только в скорости, поскольку переключение в одну стороны быстрое, а в другую контролируется током слабого транзистора, т.е. очень тормозное.