Использование слабых транзисторов в логике SC, На технологиях суб 100нм Опции

[Shivers]

Всем привет!
Вопрос по разработке SC.
Есть схема нужного мне триггера (С-элемента) с использованием слабых транзисторов. К примеру, пока входные pmos закрыты, потенциал выхода утягивает вниз слабый nmos (скажем, с тройной длинной канала и минимальной ширины). Если хоть один pmos открывается, потенциал уходит вверх. Недостатки этой схемы понятны - сквозной ток, и заваленный фронт. Вопрос в другом. Насколько допустима такая схема на 65нм, и, скажем, 28нм?

Триггер будет использоваться в качестве базового, т.е. фактически как standard cell -повсеместно в дизайне.

[KMC]

В общем, проектирование библиотечных элементов - это выбор оптимального соотношения между потреблением/быстродействием/(частично площадью).
Жертвуя быстродействием, выигрываем в потреблении.
Не совсем понятно зачем так между различными переключениями перекашивать фронты? Наоборот, при проектировании библ.элементов их стараются максимально выровнять между собой.
А так - делайте, что душе угодно. Но на моей практике, элементы с увеличенной длиной канала в логических элементах иногда проигрывали не только по быстродействию, но и по потреблению из-за возросших паразитов в топологии.
В схеме было все очень хорошо, после экстракции топологии быстродействие иногда падало в 2-3 раза.
И еще, такое неоптимальное соотношение между размерами n и p транзисторов ведет к сильному смещению точки переключения элементов, что значительно снижает помехозащищенность элементов. Для низких напряжений питания - особо актуально.

И в дополнение,
SC - это обозначение в схемотехнике закреплено за switched-capacitor circuits.
Для стандартных библиотечных элементов используют все-таки STD cells.