Использование слабых транзисторов в логике SC, На технологиях суб 100нм Опции

[Shivers]

Всем привет!
Вопрос по разработке SC.
Есть схема нужного мне триггера (С-элемента) с использованием слабых транзисторов. К примеру, пока входные pmos закрыты, потенциал выхода утягивает вниз слабый nmos (скажем, с тройной длинной канала и минимальной ширины). Если хоть один pmos открывается, потенциал уходит вверх. Недостатки этой схемы понятны - сквозной ток, и заваленный фронт. Вопрос в другом. Насколько допустима такая схема на 65нм, и, скажем, 28нм?

Триггер будет использоваться в качестве базового, т.е. фактически как standard cell -повсеместно в дизайне.

[SM]

Вопрос в другом. Насколько допустима такая схема на 65нм, и, скажем, 28нм?

А в чем принципиальная сложность провести моделирование этой схемы (аналоговое, ну и характеризацию ячейки целиком) на этих технологиях? Хотите просто отмасштабироваться?