DDR2 на циклоне, помогите запустить Опции

[alexPec]

Всем доброго дня. Пытаюсь запустить DDR2 на циклоне 3. Нужна помошь опытных в этом деле коллег. В системе ниос, clock crossing bridge(с ниоса на ДДР), DDR контроллер и onchip память. ДДР работает на 135 МГц (иначе констрейны не пролазят), все остальное на 67,5МГц. При компиляции ни одного отрицательного слэка. В эклипсе сделал проект memory test small с bsp, все компилируется без ошибок. Все располагаю в onchip памяти, DDR только тестирую. Программа загружается (в onchip), пошаговая отладка идет. Первый же тест памяти - снача пишется число в память ДДР, затем читается. команда IOWR_32DIRECT в пошаговом режиме выполняется, а вот следующая команда IORD_32DIRECT уже нет. Делаешь на ней step (F6) выполняться начинает и тут же отваливается JTAG отладка. Дебагер находится в положении Run, делаешь паузу или стоп - говорит что потеряна связь с target-ом. При этом конфигурация сохраняется, т.е. можно снова запустить программу на отладку и все начинает работать до первого чтения из ДДР. Встроенный просмотрщик памяти реагирует также: как только пытаешься посмотреть область ДДР - отваливается JTAG. Все питания в норме.
Было у кого такое? Куда копать, что смотреть? Похоже дальше нужен сигнал тап, что посмотреть им в первую очередь с чего начать, посоветуйте пожалуйста.

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 project.rar ( 5.38 мегабайт ) Кол-во скачиваний: 10

 

[vadimuzzz]

alexPec, а у вас кит какой-нибудь есть под рукой? С DDR ошибиться-то почти негде: констрейны генератор корки делает, остается только их подключить и пины назначить. Просто чтобы отвлечься (иногда глаз замылится и очевидную ошибку пропускает) и исключить кривую схему/разводку повторите проект на какой-нибудь девборде. У меня есть проект для стартера, если что (вроде и тут выкладывал).

[Timmy]

Отваливается JTAG - это надо понимать, как отваливается JTAG Debugger? Вероятная причина - блокировка шины Avalon. Так что стоит посмотреть на шины данных и команд в SignalTap, а лучше в симуляторе, если там проблема будет воспроизводиться.

[alexPec]

Отваливается JTAG - это надо понимать, как отваливается JTAG Debugger? Вероятная причина - блокировка шины Avalon.

Да, я тоже так и думал.

alexPec, а у вас кит какой-нибудь есть под рукой? С DDR ошибиться-то почти негде: констрейны генератор корки делает, остается только их подключить и пины назначить. Просто чтобы отвлечься (иногда глаз замылится и очевидную ошибку пропускает)

Вот это точно. Кит у меня на 3C25, там DDR, не DDR2, и контроллер соответствующий, поэтому вроде как без надобности.

В общем завелась ДДР (полный тест пока не прогонял), по отделным адресам пишет-читает нормально, заработал проект в Q13.1 (кстати, спасибо за него закромам). Что было:

1. Самое главное, похоже - перепутал при назначении пинов BA0 и BA1. Все бы ничего, только они в инициализации участвуют ))
2. Убрал из СОПЦа JTAG UART (на случай если он участвует в зависании при обращении к ДДР)
3. Для своей памяти с спидгрейдом -25 загрузил настройки (из предустановленных) как для памяти из кита на EP3C120 с спидгрейдом -3 и поменял только разрядность BA, тайминги оставил такие же.

Всем большое спасибо за Ваши мысли и советы!!!

[alexPec]

А вот что-то сравнил я СОПЦ, состоящий из контроллера ДДР2 и процессора ниос, собранный в Q91 и Q13.1. Сопц один в один, из Q91 просто перенес в Q13.1 и перекомпилировал. В итоге: в Q91 СОПЦ занимал чуть меньше 6000LEs, а в Q13.1 - уже 10112LEs. Чет большая разница для ОДИНАКОВОГО функционала. Может просветит кто, почему разница чуть не в 2 раза? Чего-то допилить может надо чтоб поменьше занимал? Чип конечно с запасом, но жаба уже на пределе, чуть еще и задушит.

Кстати, нашел еще одну причину плохой работы (неработы) памяти - при питании 1.8В пульсации были 1В . Устранил, работает как часы.

[Kuzmi4]

...Чет большая разница для ОДИНАКОВОГО функционала....

функционал одинаковый, реализация разная

[alexPec]

функционал одинаковый, реализация разная

Ну то есть это нормально и никак его (родной альтеровский контроллер) не ужать?