Приветствую!
По поводу конкретно Altera не могу сказать, но в Xilinx переназнчение только ручками в коде. Тут проблема в том что физическое назначение линий на плате обычно зависить от желаний производителя платы, для него все каналы MGT одинаковы, хорошо хоть сгрупирует в рядом расположеные MGT.
Так что Вы должн быть морально готовы к правке генерируемой обертки для MGT чтобы было возможно правильно lane раскидать по физическим линиям для вашей платы.
Успехов! Rob.
|