Нестабильная работа внешней памяти Опции

[bognev]

Работаю с памятью DDRII SRAM на виртексе 6. Заявленная частота работы памяти 333 МГц. На плате стоит 2 модуля обработки. На каждом модуле по 6 виртексу и планке памяти. Получается такая проблема, что на плате в левом субмодуле память работает корректно на 200МГц, а на правом субмодуле на 160МГц. Если запустить память на левом субмодуле на 160 МГц, то ее калибровка проходит, но считываемые данные приходят с ошибками. А если запустить память на правом субмодуле на 200 МГц, то калибровка вообще не проходит. Пробовал прошивки 4х платах, такая ситуция только на одной. Причем, на 3х платах память работает корректно, как на 200МГц, так и на 100 МГц.
С памятью работаю с помощью контроллера, сгенерированного в ISE.
Вопрос такой, что может быть не так с той платой? Или в моей прошивке.

[RobFPGA]

Приветствую!

Не обижайтесь - но прикольно читать такие вопросы.
"справа не работает, а слева ошибки - что делать?"

Было бы куда интересней придумывать ответы если бы Вы указали для начала тип платы (покупная или собственного производства) и хотя бы тип памяти (отдельные чипы или модули SODIM).
Поскольку если плата покупная - то тогда 99% глюки в проекте - не полностью/неправильно заданы времянки, некорректный выбор источника тактовой или некорректная разводка тактовой между модулями, неправильные конфигурация для корки контроллера и т.д. и.т.п.

Если же это изделие собственной выпечки - то тут возможности глюкануть расширяются неимоверно!
И в этом случае легче получить ответ задав этот вечный вопрос "что делать?" в google

В любом случае - для отладки такой неприятности нужно сделать маленький проектик ТОЛЬКО для тестирования памяти - выбросив все что для этого не нужно, максимально зафиксировать модули на кристалле. При широкой шине данных памяти отлаживать боле узкими частями (по отдельным банкам DQS)

То что у Вас при пере разводке проекта меняется поведение уже косвенно указывает на глюки в дизайне
могу предположить что где то в 20 строке третьего файла правой части левого модуля

Успехов! Rob.

[bognev]

Приветствую!

Не обижайтесь - но прикольно читать такие вопросы.
"справа не работает, а слева ошибки - что делать?"

Было бы куда интересней придумывать ответы если бы Вы указали для начала тип платы (покупная или собственного производства) и хотя бы тип памяти (отдельные чипы или модули SODIM).
Поскольку если плата покупная - то тогда 99% глюки в проекте - не полностью/неправильно заданы времянки, некорректный выбор источника тактовой или некорректная разводка тактовой между модулями, неправильные конфигурация для корки контроллера и т.д. и.т.п.

Если же это изделие собственной выпечки - то тут возможности глюкануть расширяются неимоверно!
И в этом случае легче получить ответ задав этот вечный вопрос "что делать?" в google

В любом случае - для отладки такой неприятности нужно сделать маленький проектик ТОЛЬКО для тестирования памяти - выбросив все что для этого не нужно, максимально зафиксировать модули на кристалле. При широкой шине данных памяти отлаживать боле узкими частями (по отдельным банкам DQS)

То что у Вас при пере разводке проекта меняется поведение уже косвенно указывает на глюки в дизайне
могу предположить что где то в 20 строке третьего файла правой части левого модуля

Успехов! Rob.

Я понимаю, что прошу описать сферического коня в вакууме. Просто вот так сразу написать все не получится. Слишком много)

Плата покупная. http://www.insys.ru/products/dsp/adp201cp5. Память GS8662R36E-333 http://www.datasheetarchive.com/dl/Datashe...DSA00268030.pdf
Я бы сказал, что 100% глюки в дизайне, у самого опыта не так много и в чем копать уже не знаю.

Собрал минималистичный проект. На левом субмодуле калибровка происходит практически мгновенно, а на правом со значительной задержкой порядка десятка секунд. После калибровки данные верные.

С какой-то долей вероятности можно предположить, что Вы забыли обконстрейнить какие-то важные сигнальные пути. В результате STA отрицательных слаков не дает, а непроверяемые пути - глючат. Это раз. А два (если плата самодельная) - внимательно проверьте цепи VREF, увеличьте емкость по ним.

Можете посоветовать какие сигнальные пути можно считать важными и как их необходимо обконстрейнить?

Сообщение отредактировал bognev - Nov 6 2014, 12:40

[SM]

Можете посоветовать какие сигнальные пути можно считать важными и как их необходимо обконстрейнить?

Какие сигналы - ВСЕ ПОГОЛОВНО, идущие к/от памяти. Как - это обычно описано в документации на примененное ядро контроллера памяти.

[bognev]

Какие сигналы - ВСЕ ПОГОЛОВНО, идущие к/от памяти. Как - это обычно описано в документации на примененное ядро контроллера памяти.

В документации на ядро для работы с DDRII SRAM есть упоминание о залочивании idelay и больше никаких. http://www.xilinx.com/support/documentatio...ation/ug086.pdf