Тактирование внешнего устройства с ПЛИС, OBUFDS на 3.3 Опции

[ADA007]

Доброго всем времени суток.
Столкнулся с задачей выдачи дифференциального тактового импульса на внешнюю микруху. Вроде бы ниечго такого, а как это сделать правильно?
ПЛИС использую Virtex4 тактовая 200 МГц тактировать надо AD9854asq частотой 50 МГц двумя развернутыми относительно друг друга на 180 сигналами.... в ДШ написано 3,3 CMOS level. Банк ПЛИС, подключенный к ногам такторования питается от 3.3В.
1) Думал в начале использовать OBUFDS - который преобразовует singl ended в differential - но тут оказался облом, походу 3,3 он не поддерживает! или я что-то упустил?
2) Можно конечно же прям с DCM взять CLK0 и CLK180 и пустить их на ноги ПЛИС, но надо фронты чем-то выровнять в таком случае. Как это правильно сделать?
На форуме наткнулся на подобную тему .. но у меня не получилось LVDS_25 запихать в LVCMOS33 ...

Кто в курсе, подскажите, как правильно...а то я уже 2-й день ищу....

[Zig]

Не вижу никакой проблемы.
AD9854 может работать как с Single-Ended Reference Clock так и с Differential Clock Signals.
Причём Differential Clock Signals могут быть уровня LVCMOS.

Первое решение.
Single-Ended. Подайте 50МГц с делителы на ногу REFCLK, а ногу notREFCLK заземлите. Как рекомендовано в datasheet стр.10.

Второе решение.
Ести решите использовать Differential Clock Signals, то при помощи двух ODDR2 и двух OBUF типа LVCMOS33 выдайте через два вывода такты наружу.
Можно даже не использовать ODDR2. Достаточно разместить два триггера (для 0 и 180°) делителя частоты 200 МГц так, чтобы они оказались в IOB, чтобы убрать разность времени прохождения сигнала по связям кристалла.

[dm.pogrebnoy]

Не вижу никакой проблемы.
AD9854 может работать как с Single-Ended Reference Clock так и с Differential Clock Signals.
Причём Differential Clock Signals могут быть уровня LVCMOS.

Первое решение.
Single-Ended. Подайте 50МГц с делителы на ногу REFCLK, а ногу notREFCLK заземлите. Как рекомендовано в datasheet стр.10.

Второе решение.
Ести решите использовать Differential Clock Signals, то при помощи двух ODDR2 и двух OBUF типа LVCMOS33 выдайте через два вывода такты наружу.
Можно даже не использовать ODDR2. Достаточно разместить два триггера (для 0 и 180°) делителя частоты 200 МГц так, чтобы они оказались в IOB, чтобы убрать разность времени прохождения сигнала по связям кристалла.

На сколько я помню выходные триггеры в IOB не имеют обратной связи в логику, чтобы можно было сделать на них делитель. Тем не менее все остальное верно, лучше всего использовать ODDR. На один информационный вход подать единицу, на другой ноль и затактировать требуемой частотой, как я понял 50 МГц. На соседнем ODDR ноль и единицу поменять местами. Судя по даташиту на ДДС такое подключение возможно если банк в ПЛИС питается от 3.3В

[Bad0512]

На сколько я помню выходные триггеры в IOB не имеют обратной связи в логику, чтобы можно было сделать на них делитель. Тем не менее все остальное верно, лучше всего использовать ODDR. На один информационный вход подать единицу, на другой ноль и затактировать требуемой частотой, как я понял 50 МГц. На соседнем ODDR ноль и единицу поменять местами. Судя по даташиту на ДДС такое подключение возможно если банк в ПЛИС питается от 3.3В

И мои 5 копеек : мудохаться с поворачиванием фазы на 180 градусов на DCM совсем необязательно - в примитивах есть встроенный инвертор клока.

[Timmy]

Создаём на внутренней логике двухбитный счётчик-делитель на 4(выходная частота будет 50МГц), его выход подаём на SDR триггер в IOB, инверсированный выход подаём на SDR триггер во втором IOB и всё. Будет работать от 200МГц по одному фронту без инверсий клока, сдвигов фаз, DDR-ов и обратной связи через IOB.

[Bad0512]

Создаём на внутренней логике двухбитный счётчик-делитель на 4(выходная частота будет 50МГц), его выход подаём на SDR триггер в IOB, инверсированный выход подаём на SDR триггер во втором IOB и всё. Будет работать от 200МГц по одному фронту без инверсий клока, сдвигов фаз, DDR-ов и обратной связи через IOB.

Проблема не в этом. LVDS выход предполагает 1200 mV постоянки и +-350mV размах сигнала. Кроме того этот выход имеет
приличную нагрузочную способность (может на 100ом работать например).
Два LCMOS_33 выхода будут иметь 1650mV постоянки и примерно такой же размах при крайне низкой нагрузочной способности.
Надо глядеть схему и описание на чип DDS чтобы ответить на вопрос прокатит ли такой финт.

[dm.pogrebnoy]

Проблема не в этом. LVDS выход предполагает 1200 mV постоянки и +-350mV размах сигнала. Кроме того этот выход имеет
приличную нагрузочную способность (может на 100ом работать например).
Два LCMOS_33 выхода будут иметь 1650mV постоянки и примерно такой же размах при крайне низкой нагрузочной способности.
Надо глядеть схему и описание на чип DDS чтобы ответить на вопрос прокатит ли такой финт.

Дык уже поглядели, там такое можно. Размах от 400 мВ, common-voltage 1,6 В.