Много устройств на одной SPI шине Опции

[Pasha_a13]

Добрый день!

Возник вопрос - нужно на одну шину SPI навесить порядка 25-30 микроконтроллеров, которые будут работать в режиме slave. Мастер будет всего один (тоже контроллер).
Работать они будут цепочкой, т.е. данные вошли в первый MOSI, вышли из MISO и пошли к следующему контроллеру.
Тактироваться все будут от одного источника, так же и как CS у них будет общий.
Так как контроллеров довольно много, то протяженность линии будет довольно большая - порядка 40-50 см, не меньше.
Задержки при обмене данных должны быть минимальные, потому частота тактирования должна быть не менее 12 МГц.

Первую проблему, которую я вижу это нагрузочная способность выводов SCK и CS - решить ее думаю использованием дополнительных буферов с хорошей нагрузочной способностью.
Больше вопросов возникает из-за протяженности линий по плате (емкость проводников и т.п.) - каким образом избежать негативных последствий связанных с этим?

Подскажите пожалуйста какие еще могут быть нюансы и как лучше решать связанные с ними проблемы?

Спасибо!

[Pasha_a13]

Спасибо! Попробую гиперлинксом промоделировать.
А вообще можете подсказать какие могут быть подводные камни в подобных решениях как у меня?
Просто я до этого не сталкивался с такими скоростными шинами да еще и с таким кол-вом одновременно подключенных контроллеров на эту шину.

[vitan]

А вообще можете подсказать какие могут быть подводные камни в подобных решениях как у меня?

Да никаких особо не вижу, за исключением того, что результат от первого контроллера вернется в процессор значительно позже. Получается, что для контроллера в мастере нужно включить некий режим, при котором у него разрядность данных будет равна 25*<разрядность одного контроллера>, причем нужно еще указать, что поток состоит из 25 частей, и каждая попадет в разный слейв. Сомневаюсь, что такой режим там есть...

[Pasha_a13]

Да никаких особо не вижу, за исключением того, что результат от первого контроллера вернется в процессор значительно позже. Получается, что для контроллера в мастере нужно включить некий режим, при котором у него разрядность данных будет равна 25*<разрядность одного контроллера>, причем нужно еще указать, что поток состоит из 25 частей, и каждая попадет в разный слейв. Сомневаюсь, что такой режим там есть...

такого режима там действительно нет, это все будет делаться программно.

Что бы не гадать на кофейной гуще, правду ли я написал про гибель тактового сигнала, возьмите провод 50см, повесьте по его длинне несколько конденсаторов, имитирующих суммарную ёмкость входов 30 процессоров, подайте тактовый сигнал 12МГц, и посмотрите осциллографом, что получилось. Ставлю на то, что там будет чистая синусоида и биения.

Вы совершенно правы. Я сегодня уже нагрузил небольшой емкостью (меньше чем 30 процессоров) и уже получилась почти синусоида.
Вот подобные подводные камни меня и интересовали.
Надеюсь получиться с ними справиться используя дополнительные буферы.

Достаточно регулярных буферов на тактовый и выборку, а тактовый и выход хвоста вернуть второму (ведомому) модулю мастера одинаковыми линиями, и такой "колбасой" можно хоть экватор обогнуть на 1 ГГц.

А что имееться ввиду под "регулярным" буфером?
Я читал что именно так делать правильно, возвращать на другой SPI вместе с тактовой частотой, однако , к сожалению, у меня на мастере выделяется всего один SPI на всю цепочку контроллеров.
Есть ли какие-то методы чтобы засинхронизировать входные в мастер данные (MISO) с его исходящей тактовой частотой?

[Plain]

Тогда тяните все тактовые и данные "звездой", т.е. линиями с одинаковой задержкой.

[Pasha_a13]

Тогда тяните все тактовые и данные "звездой", т.е. линиями с одинаковой задержкой.

Так данные идут цепочкой, как же я их сделаю звездой....
По поводу тактовых звездой я думал, но неудобно очень получается..

что за процессор будет собирать данные с 25-30 SPI ?
и на какой тактовой частоте он будет работать?
разрядность данных у SPI одинаковая?

в принципе я не видел процессора с таким количеством SPI - Вы будете делать SPI програмно, правильно понял Вашу фразу?

Процессоры сами не поддерживают на хардварном уровне этой самой цепочки, потому разгребать всю эту последовательность будет уже софт...задача слейва пропускать через себя посылку, в которой содержится информация для 30 процессоров, вставляя свои данные (либо извлекая их) из соответствующего участка этой посылки. Т.е. здесь SPI будет работать программно-аппаратно.
Разрядность данных у всех процессоров одинаковая.
Главный процессор будет стоять более шустрый чем слейвы, он еще пока выбирается. Смысл в том чтобы он слал не частые небольшие пакеты по SPI, а редкие но с большим кол-вом данных сразу(сразу всем слейвам).