Моделирование цифровой схемы с задержками Опции

[TiNat]

Добрый день!
Хочу разобраться с маршрутом цифрового моделирования в среде Cadence. Вопрос в следующем. Имеется схема, представленная verilog нетлистом. Я ее промоделировал в NC-Verilog с использованием verilog библиотеки без учета задержек.
Создал lib и tlf формат вентильной библиотеки. Подскажите, использование какого тула Cadence позволит опредилить количество входов вентилей, подключенных к каждому выходу и создать sdf файл задержек. Аналогичный вопрос, как получить sdf файл с RC задержками после создания топологии в Encounter. Сalibre позволяет получить SPEF и DSPF нетлист с паразитами. Как от него перейти к sdf. Может есть какой-либо туториал по моделированию с учетом задержек?

И еще один вопрос. Чтобы не плодить темы, спрошу его здесь. Это отдельная вспомогательная задача. Может кто подскажет с чего начать обучение основам, если нужно разработать отдельную тестовую микросхему памяти СОЗУ (например 64к). Сам вопрос касается больше процесса моделирования. Как моделируют такие схемы? Делают ли verilog описание шеститранзисторной ячейки СОЗУ либо используют какой-либо другой подход? Интересует как совет\ответ прямо на форуме, так и ссылка на литературу.

[sleep]

По первой части.

Обычно делаем как-то так (Encounter).

[Физические библиотеки не рассматриваю, очень крупными шагами]
Загружается синтезированный нетлист + .lib (tlf) на все используемые библиотеки.
Делается P&R.
Экстрагируются паразиты.
Считается тайминг (например, командой timeDesign), выгружается sdf (write_sdf).

Далее этот post-P&R нетлист с sdf загружается в логический симулятор (IUS).