Моделирование цифровой схемы с задержками Опции

[TiNat]

Добрый день!
Хочу разобраться с маршрутом цифрового моделирования в среде Cadence. Вопрос в следующем. Имеется схема, представленная verilog нетлистом. Я ее промоделировал в NC-Verilog с использованием verilog библиотеки без учета задержек.
Создал lib и tlf формат вентильной библиотеки. Подскажите, использование какого тула Cadence позволит опредилить количество входов вентилей, подключенных к каждому выходу и создать sdf файл задержек. Аналогичный вопрос, как получить sdf файл с RC задержками после создания топологии в Encounter. Сalibre позволяет получить SPEF и DSPF нетлист с паразитами. Как от него перейти к sdf. Может есть какой-либо туториал по моделированию с учетом задержек?

И еще один вопрос. Чтобы не плодить темы, спрошу его здесь. Это отдельная вспомогательная задача. Может кто подскажет с чего начать обучение основам, если нужно разработать отдельную тестовую микросхему памяти СОЗУ (например 64к). Сам вопрос касается больше процесса моделирования. Как моделируют такие схемы? Делают ли verilog описание шеститранзисторной ячейки СОЗУ либо используют какой-либо другой подход? Интересует как совет\ответ прямо на форуме, так и ссылка на литературу.

[Torpeda]

Добрый день!
Хочу разобраться с маршрутом цифрового моделирования в среде Cadence. Вопрос в следующем. Имеется схема, представленная verilog нетлистом. Я ее промоделировал в NC-Verilog с использованием verilog библиотеки без учета задержек.
Создал lib и tlf формат вентильной библиотеки. Подскажите, использование какого тула Cadence позволит опредилить количество входов вентилей, подключенных к каждому выходу и создать sdf файл задержек. Аналогичный вопрос, как получить sdf файл с RC задержками после создания топологии в Encounter. Сalibre позволяет получить SPEF и DSPF нетлист с паразитами. Как от него перейти к sdf. Может есть какой-либо туториал по моделированию с учетом задержек?

И еще один вопрос. Чтобы не плодить темы, спрошу его здесь. Это отдельная вспомогательная задача. Может кто подскажет с чего начать обучение основам, если нужно разработать отдельную тестовую микросхему памяти СОЗУ (например 64к). Сам вопрос касается больше процесса моделирования. Как моделируют такие схемы? Делают ли verilog описание шеститранзисторной ячейки СОЗУ либо используют какой-либо другой подход? Интересует как совет\ответ прямо на форуме, так и ссылка на литературу.

"Хочу разобраться с маршрутом цифрового моделирования в среде Cadence. Вопрос в следующем. Имеется схема, представленная verilog нетлистом. Я ее промоделировал в NC-Verilog с использованием verilog библиотеки без учета задержек."
Ну если есть verilog библилтека с 0 задержками то можно и промоделировать....

"Создал lib и tlf формат вентильной библиотеки" - круто. И синтез с ними сработал?
Обычно правда ни входят в комплект DesignKit для целевой технологии.

"использование какого тула Cadence позволит опредилить количество входов вентилей, подключенных к каждому выходу" - ну как минимум синтезатор (RC Compiler) и роутер (Encounter) имеют встроенные команды типа fanout\report_fanout...
А зачем это и как оно с SDF связано?

"создать sdf файл задержек" можно как в RC Compiler так и Encounter (команда write_sdf).
В Encounter можно это сделать построут с большой точностью (используя capTabl & GDS для SPEF екстракта с последующей конвертацией в SDF (всё таже команда write_sdf))

"с чего начать обучение основам, если нужно разработать отдельную тестовую микросхему памяти СОЗУ (например 64к)" - начать изучать аналоговую микросхемотехнику

"Как моделируют такие схемы?"
Это смотря для чего моделируют....
Аналоговый дизайнер моделирует аналоговую схему на транзисторном уровне.
RTL цифровой дизайнер использует Verilog поведенческую модель (без задержек)
Моделирование с SDF использует Verilog модель с задержками
Для Синтеза и Роута нужно также LEF & LIB модели