Ошибки в синхронной схеме при нарушении времянок, как это продемонстрировать ? Опции

[toshas]

Добрый день!

Необходимо показать, что нарушение временных ограничений приводит к неправильной работе схемы.

Сделан простой проект для отладочной платы на Kintex 7:

1. генератор меандра на триггере
2. две параллельных цепи триггеров
3. сравнение значений на выходе триггеров
4. заданы временные ограничения (5 нс) и соответственно этому триггеры тактируются
5. один из триггеров вынесен максимально далеко от остальных для нарушения таймингов.
6. подключен chipscope для наблюдения ошибок и их подсчета

В результате - по отчету тайминг нарушен (при разном размещении от 10 пс до 2 нс) а ошибки не возникают.

Что сделано неверно ? Как максимально просто сделать такую демонстрацию ?

Эскизы прикрепленных изображений

 

[TRILLER]

Здравствуйте.
Недавно проводил эксперимент с передачей данных из доменов не кратных частот одного и того же DCMа как раз на К7. А конкретно из 300 МГц передавал в 400. Соответственно ограничение было 0,833 нс.
Наблюдал устойчивую ошибку только при превышении тайминга на >0.4 нс. Потом грел феном кристалл - число ошибок росло, однако они появлялись далеко не во всех битах шины. Советую для подобного эксперимента использовать широкую шину >32, с большим диапазоном нарушений. Ну и погреть можно для наглядности(если есть отображение температуры).