Проблема передачи данных от одной FPGA к другой, Constraints для двух FPGA на плате Опции

[Rok]

Всем добрый день.

Ситуация следующая. Есть плата на ней стоит два чипа Virtex-II.
Делаю проект, разбиваю его на 2 части. Т.е. одна часть для первой микрухи, вторая часть - для второй.
Программирую PROM.
Начинаю проверку. Вижу, что данные от второй микрухи не приходят.
Делаю для второй микрухи проект в Identify. Там все прекрасно видно, что данные на выходе 2-го чипа есть.
А на входе первой, в том-же Identify, одни нули. Ладно думаю ...

Сделал новый проект все блоки объединил на один чип. Все прекрасно работает.
Но чип забит под завязку, что не очень хорошо для меня.
Ну и потом, раньше с таким не сталкивался. Нужно бы разобраться
Т.е. нужно как-то применить timing constraints к обоим чипам, но сразу,наверное, как-то измерить задержку надо бы...
В общем одни мысли ...
Ну и вот счас нарыл в доках OFFSET (constraint) и TRACE (утилита для timing analysis) - читаю...

Прошу совета, люди добрые ...

[sazh]

Да причем тут констрейны. Давно известно, если Вы разбиваете проект на два независимых модуля, это тянет за собой дополнительные ресурсы. За счет использования стандартных протоколов передачи данных, за счет требований к подходу создания независимых друг от друга модулей для переносимости из проекта в проект: типа на входе регистр, на выходе регистр, классический подход к переходу из одного клокового домена в другой (если проект мультиклоковый). Т.Е. модуль не должен вызывать нареканий (со схематехнической точки зрения), должен быть полностью рабочий без поддержки сторонних модулей.