Пересечение сигналом разных клоковых доменов, нужны ли синхронизаторы? Опции

[ig_f]

Доброго времени суток!
Есть управляющий автомат работающий на частоте 400 кГц и есть логика обработки данных работающая на частоте 120 МГц. Соответственно автомат управления посылает различные сигналы в остальную логику. Частота 400 кГц формируется из основной частоты 120 МГц (без использования PLL, с помощью обыкновенного счетчика), т.е. клоки в общем-то связанные.
Вопросы:
1) Правильно ли я мыслю, что в моем случае можно обойтись без синхронизаторов(тех самых, что используются для борьбы с метастабильностью)?
2) Если так, то что для этого нужно сделать?

Заранее спасибо!

ps
Cyclone III

Сообщение отредактировал ig_f - Dec 10 2014, 13:47

[dxp]

В каком-то альтеровском документе видел описание приёма с gated clock, с помощью которого боролись за энергопотребление - ну, чтоб не клокало по входам неработающего модуля. Вроде как декларировалось, что при правильном подходе всё корректно и хорошо. Под рукой нет этой доки, поищу на досуге.

[blackfin]

В каком-то альтеровском документе видел описание приёма с gated clock, с помощью которого боролись за энергопотребление - ну, чтоб не клокало по входам неработающего модуля. Вроде как декларировалось, что при правильном подходе всё корректно и хорошо. Под рукой нет этой доки, поищу на досуге.

Это в Quartus II Handbook, стр. 13–11

Recommended Clock-Gating Methods Use gated clocks only when your target application requires power reduction and when gated clocks are able to provide the required reduction in your device architecture.
If you must use clocks gated by logic, implement these clocks using the robust clock-gating technique shown in Figure 13–8 and ensure that the gated clock signal uses dedicated global clock routing.

Хотя ТСу, вероятно, нужен раздел "Internally Generated Clocks", стр. 13-8:

Divided Clocks
Designs often require clocks that you create by dividing a master clock. Most Altera FPGAs provide dedicated phase-locked loop (PLL) circuitry for clock division.
Using dedicated PLL circuitry can help you to avoid many of the problems that can be introduced by asynchronous clock division logic.
When you must use logic to divide a master clock, always use synchronous counters or state machines. Additionally, create your design so that registers always directly
generate divided clock signals, as described in “Internally Generated Clocks”, and route the clock on global clock resources. To avoid glitches, do not decode the outputs
of a counter or a state machine to generate clock signals.