|
При добавлении DDR2 UniPHY слетают тайминги, Cyclone V, Quartus 14 |
|
|
|
Jan 8 2015, 15:05
|
Профессионал
    
Группа: Свой
Сообщений: 1 535
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770

|
Столкнулся со следующей проблемой. Есть некоторый дизайн, в нём одна PLL (плюс ещё пачка CDR в трансиверах, но не о них речь). Эта PLL генерирует несколько частот, например 125 МГц. В SDC файле написано тупо: - derive_pll_clocks, - derive_clock_uncertainty, - плюс ещё буквально несколько строк объявлений false paths between clocks.
Проект копмилируется и нормально укладывается во времянку.
Потом я добавляю в проект контроллер DDR2 UniPHY. И времянка всего проекта разваливается, так как TimeQuest начинает вдруг считать, что у клока, который в PLL объявлен, как 125МГц период должен быть не 8нс, а 3.2нс! Контроллер UniPHY синтезирован без шаринга PLL, в качестве референсной ему подаётся частота с отдельного выхода той же PLL. DRAM применяю далеко не первый раз, последний раз на Cyclone IV, но такого ни разу не случалось.
|
|
|
|
|
 |
Ответов
|
Jan 8 2015, 17:11
|

Местный
  
Группа: Свой
Сообщений: 375
Регистрация: 9-10-09
Из: Свердловский регион
Пользователь №: 52 845

|
Посмотрите в альтеровской базе, например, по ссылке http://www.altera.com/support/kdb/search?q...type=&sort=У меня была проблема с DDR3 (Квартус 13.1, Арриа 5), после переноса клока на другую ногу проект просто перестал компилиться. Выдавал ошибку <что-то там>Failed to find PLL reference clock. В сообщениях квартуса также выводилась чертовщина с реф-клоком на pll, вроде я ему в sdc говорю, что он 100МГц, а квартус его воспринимает совсем другим (сейчас уже не помню цифру). Я и проект пересобирал с нуля, и танцы с бубенцами устраивал. В конце концов вбил эту ошибку в гугл и получил ссылку http://www.altera.com/support/kdb/solution...282014_665.html. Они предложили решить проблему с ошибкой компиляцией так: найти какой-то там их tcl файл, найти в нем такую то строчку, и заменить цифру 9 на большую цифру. Ну да, это помогло, проект скомпилился, только вот осадочек остался после нескольких дней мучений.
|
|
|
|
|
Jan 9 2015, 07:33
|
Профессионал
    
Группа: Свой
Сообщений: 1 535
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770

|
Цитата(novartis @ Jan 8 2015, 21:11)  Они предложили решить проблему с ошибкой компиляцией так: найти какой-то там их tcl файл, найти в нем такую то строчку, и заменить цифру 9 на большую цифру. Спасибо, но этот этап я уже прошёл. У меня всё компилируется, но либо ошибка с трактовкой SDC, либо ошибка в самом SDC. То есть времянка неправильно считается. Цитата(sast777 @ Jan 8 2015, 23:20)  В TimeQuest куча слаков. Пока в слаках не разбирался, <...> NIOS_Memory_test (из базовых) на железе прошел. У меня тест тоже проходит, но мне необходимо разобраться в слаках, так как иначе невозможно ручаться за работоспособность проекта.
|
|
|
|
Сообщений в этой теме
DmitryR При добавлении DDR2 UniPHY слетают тайминги Jan 8 2015, 15:05 sast777 Quartus 14.1, Cyclone V, (5CEFA5F23), самостройная... Jan 8 2015, 19:20 des00 Может быть эта корка свой sdc подсовывает после ос... Jan 9 2015, 08:17 DmitryR Очевиндно, но это явный косяк - не должна корка ни... Jan 9 2015, 08:20  blackfin Цитата(DmitryR @ Jan 9 2015, 11:20) Очеви... Jan 9 2015, 09:00   DmitryR Цитата(blackfin @ Jan 9 2015, 13:00) В до... Jan 9 2015, 09:32    DmitryR А у меня такой ещё вопрос: в TimeQuest есть какой-... Jan 9 2015, 11:52     des00 Цитата(DmitryR @ Jan 9 2015, 19:52) А у м... Jan 9 2015, 14:11     Timmy Цитата(DmitryR @ Jan 9 2015, 14:52) А у м... Jan 10 2015, 10:03      DmitryR Цитата(Timmy @ Jan 10 2015, 13:03) В Time... Jan 12 2015, 11:11       DmitryR Вобщем, кроме отказа от derive_pll_clocks и описан... Jan 12 2015, 14:36 Kuzmi4 2 DmitryR
тут без Qsys не получится,
выложите Qsy... Jan 9 2015, 08:40 DmitryR Цитата(Kuzmi4 @ Jan 9 2015, 12:40) выложи... Jan 9 2015, 08:45 krux а что происходит если убрать pll_0?
собирается? Jan 9 2015, 12:32 DmitryR Цитата(krux @ Jan 9 2015, 16:32) а что пр... Jan 9 2015, 12:39 krux а с pll_0 получается только 125 или ещё какие-то ч... Jan 9 2015, 13:03 DmitryR Цитата(krux @ Jan 9 2015, 16:03) а с pll_... Jan 9 2015, 16:02 Full41 У меня такая же проблема на плате стоит Cyclone V.... Jan 30 2015, 14:15 dinam Подниму тему.
Чтение документации и форумов, модел... May 18 2017, 05:17  Burenkov Sergey Цитата(dinam @ May 18 2017, 08:17) Подним... May 18 2017, 08:49   dinam Цитата(Burenkov Sergey @ May 18 2017, 15... May 18 2017, 09:09    Burenkov Sergey Цитата(dinam @ May 18 2017, 12:09) Ещё ра... May 18 2017, 09:26     dinam Цитата(Burenkov Sergey @ May 18 2017, 16... May 18 2017, 09:35      Burenkov Sergey Цитата(dinam @ May 18 2017, 12:35) Нет QS... May 18 2017, 09:49       dinam Промоделировал тестовый пример. Вы правы mp_cmd_cl... May 18 2017, 10:20       dinam Burenkov Sergey
Большое спасибо! Всё получилос... May 22 2017, 01:55 Golikov A. ну вроде как в описании написано
The ALTMEMPHY meg... May 18 2017, 06:43 dinam В том, то и дело, что при каскадировании PLL, слет... May 18 2017, 07:26 Golikov A. not support PLL cascading using the global and reg... May 18 2017, 07:32 dinam Ну значит это не мой случай. Но факт остаётся факт... May 18 2017, 08:21
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|