FIFO на DDR3 на Cyclone V Опции

[dinam]

Появилась необходимость перейти с SDRAM и Cyclone II на вышеозвученные. Основные требования побыстрей освоить и побольше пропускная способность.
Разбираюсь с DDR3 SDRAM Controller with UniPHY, полученным с помощью Quartus 14.1.1 Build 190.
Пока не определился использовать аппаратный или софтовый контроллер, но больше склоняюсь к последнему. Разбираюсь к какому интерфейсу проще прицепиться, к аппаратному или к AFI софтовому для использования только PHY. Цена тоже имеет значение, т.к. для FPGA с Hard Controller она почти в два раза больше. Как то медленно всё продвигается, то ли тяжело понимаю, то ли документация такая (External Memory Interface Handbook и т. д.) Пример скомпилировался, вижу что рабочая 300 МГц с небольшим запасом получается. 300*2*2 Мбайт/сек софтового без учета накладных расходов мне хватит. В ModelSime пример моделируется
Может кто уже делал подобное и поделится советами. Может другие контроллеры применяли. Я помню очень интересную темку про самодельный контроллер DDR2, уважаемого Hoodwina.
Пишу на VHDL.

[goodsoul]

Появилась необходимость перейти с SDRAM и Cyclone II на вышеозвученные. Основные требования побыстрей освоить и побольше пропускная способность.
Разбираюсь с DDR3 SDRAM Controller with UniPHY, полученным с помощью Quartus 14.1.1 Build 190.
Пока не определился использовать аппаратный или софтовый контроллер, но больше склоняюсь к последнему. Разбираюсь к какому интерфейсу проще прицепиться, к аппаратному или к AFI софтовому для использования только PHY. Цена тоже имеет значение, т.к. для FPGA с Hard Controller она почти в два раза больше. Как то медленно всё продвигается, то ли тяжело понимаю, то ли документация такая (External Memory Interface Handbook и т. д.) Пример скомпилировался, вижу что рабочая 300 МГц с небольшим запасом получается. 300*2*2 Мбайт/сек софтового без учета накладных расходов мне хватит. В ModelSime пример моделируется
Может кто уже делал подобное и поделится советами. Может другие контроллеры применяли. Я помню очень интересную темку про самодельный контроллер DDR2, уважаемого Hoodwina.
Пишу на VHDL.

Если у вас все моделируется, то что еще нужно от жизни?
Удивлен заявлением, что чип с аппаратным контроллером стоит в два раза дороже. Где вы такие цены взяли?
Сижу, смотрю в прайс - отличие в цене 10-15%. Аппаратные корки на цену чипа как раз мало у альтеры влияют. Цена от емкости в первую очередь зависит.
Я бы брал аппаратный контроллер и не заморачивался.

Применение DDR для FIFO - весьма спорное решение. Эффективность использования памяти при попеременном чтении/записи будет никакой. Если внутренней памяти FPGA жалко/мало, я бы поставил дискретное FIFO. У Cypress вроде было что-то интересное. Но это лишь взгляд со стороны...

[dinam]

Если у вас все моделируется, то что еще нужно от жизни?

Так пример моделируется, а не моё FIFO.

Удивлен заявлением, что чип с аппаратным контроллером стоит в два раза дороже. Где вы такие цены взяли?
Сижу, смотрю в прайс - отличие в цене 10-15%. Аппаратные корки на цену чипа как раз мало у альтеры влияют. Цена от емкости в первую очередь зависит.

Вот сделал скриншот. На вторую позицию не смотреть, она DDR3 не тянет. Интересуют в единичных количествах.

Применение DDR для FIFO - весьма спорное решение. Эффективность использования памяти при попеременном чтении/записи будет никакой. Если внутренней памяти FPGA жалко/мало, я бы поставил дискретное FIFO. У Cypress вроде было что-то интересное. Но это лишь взгляд со стороны...

Эффективность использования SDRAM у меня была очень высокой, сейчас точно не скажу, но думаю не менее 95%. Т.к. за раз записывались 4 банка, потом при необходимости делался refresh, дальше либо опять запись, либо чтение других/следующих 4 банков. Существующего сегодня 16 Мбайт не хватает, надо минимум 40 Мбайт, 128 Мбайт в самый раз.

Эскизы прикрепленных изображений