трансивер ad_9361 + Zynq (Интерфейс LVDS) Опции

[Alexey_pashinov]

Здравствуйте, подскажите кто работал с данной микросхемой. Необходимо связать данную микросхему трансивера с плис, в качестве интерфейса используется lvds, и на плис необходимо описать блок преобразования принимаемых данных. Analog devices приводит пример дизайна данного блока, описанный в axi_ad9361_dev_if.v но там есть сигналы // delay control signals. Вопрос как с ними работать и и правильны ли мои рассуждения по описанию блока для приема lvds сигналов от трансивера?


input rx_clk_in_p;
input rx_clk_in_n;
input rx_frame_in_p;
input rx_frame_in_n;
input [ 5:0] rx_data_in_p;
input [ 5:0] rx_data_in_n;

// physical interface (transmit)

output tx_clk_out_p;
output tx_clk_out_n;
output tx_frame_out_p;
output tx_frame_out_n;
output [ 5:0] tx_data_out_p;
output [ 5:0] tx_data_out_n;

// clock (common to both receive and transmit)

output clk;

// receive data path interface

output adc_valid;
output [11:0] adc_data_i1;
output [11:0] adc_data_q1;
output [11:0] adc_data_i2;
output [11:0] adc_data_q2;
output adc_status;
input adc_r1_mode;

// transmit data path interface

input dac_valid;
input [11:0] dac_data_i1;
input [11:0] dac_data_q1;
input [11:0] dac_data_i2;
input [11:0] dac_data_q2;
input dac_r1_mode;

// delay control signals

input delay_clk;
input delay_rst;
input delay_sel;
input delay_rwn;
input [ 7:0] delay_addr;
input [ 4:0] delay_wdata;
output [ 4:0] delay_rdata;
output delay_ack_t;
output delay_locked;

[Alexey_pashinov]

Повнимательней просмотрел ваш код и увидел что вы не используете сигнал начала передачи valid, который был в примере. Я его использовал, поэтому перед тем как попасть в автомат, формирующий данные и сигнал фрейм, нужно дождаться условия valid = '1'. Собственно из за этого и были задержки в один такт между двумя похождениями автомата. В общем уберу этот сигнал) спасибо за ваш ответ и еще был вопрос по rx, если тогда не решу проблему выложу времянки в понедельник)

[bogaev_roman]

и еще был вопрос по rx

А что там по rx, просто обратный процесс сборки данных исходя из последовательности состояний frame, выходные данные обновляются раз в 4 такта частоты ADC_clk. Времянку привести сейчас проблематично - чипскопом к входным сигналам до DDR не подцепиться, а моделированием этого куска я не занимался. Единственное - чтобы времянки не поползли и не было временных сбоев я rx_clk_in_p(n) сдвинул на 345 градусов и вся регистровая логика работает от этого сдвинутого сигнала ADC_clk (но тут можно просто временные ограничения задать на входные сигналы).