Проблема с тактовой, хоть в какую сторону смотреть подскажите Опции

[maphin]

Чего-то совсем запутался, может кто просвятит?

Есть проект состоящий из кучи блоков куда заходит CLK, причем везде используется один тактовый сигнал 100 МГц, кристалл Virtex2-3000. В опциях проекта стоят галочки сохранять иерархию,чтобы можно было смотреть сигналы внутри каждого блока.

Проблема! Внутри блока CLK на триггерах сдвинута примерно на 2нс относительно входной!!! Причем в том же блоке но на триггерах COREGen-а все ок!
Где глюк: ModelSim, ISE, Я?

Ипользовал ISE6.2sp3, ModelSimXE_5.7g, ModelSimSE_5.7d, все модели для ModelSim ставил.

[Mad Makc]

Трассы-то специальные.Клоковое дерево называется( см. FPGA-editor.Если иметь некоторую долю воображения,то похоже на дерево ).А задержка там накапливается не на ключах коммутации,как в обычных цепях,а на буферах(они же усилители) и на ёмкости цепи. Один усилитель даже виден и доступен- CLKBUF.Задача клокового дерева не только минимизировать разброс задержек,но и сделать его(разброс) равномерным.
Так что 2 нс-это может и нормально.Просто если что-то не работает и всё пределе стоит иногда вспомнить и про разброс клока.
Вообще про это всё подробно написано в книжках про АСИКостроение.Там целые главы выделяются про клоковые деревья (clock tree).