FIFO на DDR3 на Cyclone V Опции

[dinam]

Появилась необходимость перейти с SDRAM и Cyclone II на вышеозвученные. Основные требования побыстрей освоить и побольше пропускная способность.
Разбираюсь с DDR3 SDRAM Controller with UniPHY, полученным с помощью Quartus 14.1.1 Build 190.
Пока не определился использовать аппаратный или софтовый контроллер, но больше склоняюсь к последнему. Разбираюсь к какому интерфейсу проще прицепиться, к аппаратному или к AFI софтовому для использования только PHY. Цена тоже имеет значение, т.к. для FPGA с Hard Controller она почти в два раза больше. Как то медленно всё продвигается, то ли тяжело понимаю, то ли документация такая (External Memory Interface Handbook и т. д.) Пример скомпилировался, вижу что рабочая 300 МГц с небольшим запасом получается. 300*2*2 Мбайт/сек софтового без учета накладных расходов мне хватит. В ModelSime пример моделируется
Может кто уже делал подобное и поделится советами. Может другие контроллеры применяли. Я помню очень интересную темку про самодельный контроллер DDR2, уважаемого Hoodwina.
Пишу на VHDL.

[serjj]

I believe your question is point to pll_avl_clk, is the frequency can set more than 66MHz.
My answer is no. The reason is because maximun support frequency for Cyclone V HMC is 333MHz, so the pll_avl_clk is only limited to 66Mhz.

Вот не зря уточняли, о каком клоке идет речь Это внутренний клок, он не имеет отношения к обмену данными по авалону. Я добавляю в qsys uni-phy контроллер памяти, ставлю галку hard controller. Если навести мышкой на avl_0, то можно посмотреть с каким клоком и резетом асоциируется данная шина. Там будет mp_cmd_clk. MP это Multi-point front end (External Memory interface handbook 2014.08.15 - Volume 3 - Chapter 3 - MPFE).

Thefabric interface provides communication betweenthe Avalon-ST-like internal protocol of the hard
memory interface and the external Avalon-MMprotocol.The fabric interface supports frequencies in the
range of 10MHz to one-half of the memory interface frequency.For example, for an interface running at
533MHz, the maximum user logic frequency is 267MHz. The MPFE handles the clockcrossing between
user logic and the hard memory interface.

Далее есть табличка, где расписано какой сигнал для чего используется, в частности клоки. И главное есть qsys пример.