Как ГРАМОТНО обработать входной тактовый сигнал?, среда ISE, железяка Spartan3e Опции

[Sobol']

Приветствую заглянувших.

Ситуация следующая. Автомат, который я хочу реализовать на ПЛИС должен работать на частоте порядка 1 MHz (плюс-минус 200 KHz роли не играют). Есть тактовый вход с частотой 50 MHz. На этапе моделирования пользовался наспех написанным делителем:

reg [5:0] clk_cnt = 0;
always @(posedge clk_50MHz) clk_cnt <= clk_cnt +1;
wire clk_1MHz = clk_cnt[5];

Выходная частота - порядка 1250 KHz - меня устраивает.
Теперь, когда нужно залить мою модель в ПЛИС задумался над тем, что наверно нужно использовать буферы.. Правильно ли я понимаю, что на сигнал clk_50MHz нужно повесить IBUFG а на сигнал clk_1MHz - BUFG? или что-то еще нужно менять? или вообще все прах и тлен и нужен другой подход?

ЗЫ среда ISE 14.7, плата Spartan 3E XC3S1600E

[Sobol']

farbius, а почему бы не поделить сам клок? В Вашем примере, для сигнала clk нужно использовать буфер или можно напрямую?

[Alexey_Rostov]

а почему бы не поделить сам клок?

Может объясню неточно, знающие меня поправят. Тактируемым элементом CLB ячейки ПЛИС является D триггер. Именно он используется синтезатором при интерпретации любых тактируемых алгоритмов. Триггер имеет вход CE разрешающий клок. Когда описываете алгоритм способом, который я привел, то по идее синтезатор распознает именно D триггер.

Делить сам клок чревато приобретением джиттеров и как следствие ошибок в работе Вашей схемы. Вообще для клоков лучше использовать ядра типа DCM, PLL.

В Вашем примере, для сигнала clk нужно использовать буфер или можно напрямую?

Напрямую подавать на клок счетчика.