Как ГРАМОТНО обработать входной тактовый сигнал?, среда ISE, железяка Spartan3e Опции

[Sobol']

Приветствую заглянувших.

Ситуация следующая. Автомат, который я хочу реализовать на ПЛИС должен работать на частоте порядка 1 MHz (плюс-минус 200 KHz роли не играют). Есть тактовый вход с частотой 50 MHz. На этапе моделирования пользовался наспех написанным делителем:

reg [5:0] clk_cnt = 0;
always @(posedge clk_50MHz) clk_cnt <= clk_cnt +1;
wire clk_1MHz = clk_cnt[5];

Выходная частота - порядка 1250 KHz - меня устраивает.
Теперь, когда нужно залить мою модель в ПЛИС задумался над тем, что наверно нужно использовать буферы.. Правильно ли я понимаю, что на сигнал clk_50MHz нужно повесить IBUFG а на сигнал clk_1MHz - BUFG? или что-то еще нужно менять? или вообще все прах и тлен и нужен другой подход?

ЗЫ среда ISE 14.7, плата Spartan 3E XC3S1600E

[andrew_b]

Теперь, когда нужно залить мою модель в ПЛИС задумался над тем, что наверно нужно использовать буферы..

Специально ничего делать не надо. Синтезатор сам распознаёт клок и вставляет тактовый буфер. Обычно что-то надо делать, чтобы синтезатор буфер не вставлял.

Как уже сказали, нужно использовать не делённый клок, а сформировать сигнал CE, котоый будет идти с нужной частотой, и прописать в констрейнах мультицикл на него, чтобы PAR не считал, что нужно успевать за период клока.