Автомат передачи данных по SPI slave, Фифо на много слов, оптимизация Опции

[Golikov A.]

Всем привет!

задача такая, надо по SPI slave передать данные размером 32+64+6*32 бита и контрольная сумма (итого 37-38 байт)

SPI - slave, на частоте сравнимой с основным клоком, потому асинхронный, синхронизация по CS

Данные рождаются спонтанно, по каким-либо событиям, а забираются мастером как у того будет настроение, потому решил воткнуть фифо.

Посылка важна целиком, то есть если мастер бросил принимать в середине посылку, она должна быть отброшена разом, и следующая опять должна быть целиком.

В результате у меня получается такая схема:

SPI - передатчик, которому надо на вход выставить 8 битное данные, а он их выдавит асинхронно на выход. Он сигналом отмечает как забрал данные, и внешняя схема может выставлять следующие данные.

FIFO сделал параллельное, которое засасывает сразу всю посылку. Сделал его не одним фифо на (32+64+6*32) бит, а поставил 1+2+6 32 битных отдельных FIFO.

И вот теперь самое интересное. Надо как -то данные с выхода FIFO перепихать на вход SPI передатчика. И что-то у меня ничего умнее чем огромный мультиплексор на 9 8-битных слов в одно не получается. А еще по ходу перещелкивания он будет подсчитывать контрольную сумму, и добавить ее в конце, то есть мультиплексор 10-11 в 1. Ресурсы не жмут, но как-то не красиво выходит, может кто предложит какое-то более изящное решение?


Может 90 битный SPI будет более правильным решением?

[Golikov A.]

да мне не исключить надо, мне бы как раз добавить...

у меня есть FIFO оно выдает сигнал VALID когда на выходе появляются данные.

старший бит этих данных через мультиплексор идет на выходной пин FPGA (spi data out).
Младшие биты идут в сдвиговый регистр, который защелкивается по клоку SPI и дальше двигается.
С первым клоком SPI выходной пин (spi data out) переключается со старшего бита данных из FIFO на старший бит сдвигового регистра.

то есть мне надо
1. задать чтобы время за которое сигнал старшего бита идет с выхода FIFO на ножку ПЛИС было не более 10 нСек (например), тогда выдержав паузу 1 клок после появления сигнала валид, я могу гарантировать что на пине уже стоят данные.
2. задать чтобы время за которое сигнал идет от младших битов выхода фифо, до регистра SPI было не более 10нСек (например), тогда выдержав паузу 1 клок после появления сигнала валид до первого рывка клока SPI я могу гарантировать что сдвиговый регистр SPI защелкнет правильные данные
3. Наверное надо задать время распространения сигнала от старшего бита сдвигового регистра до выхода на ножку FPGA (spi data out) не более полуклока SPI. Учтет ли это время переключения мультиплексора?...

можно кстати это как-то обконстреинить не в общем файле констраинов, а именно в verilog модулях как время путей данных или это уже совсем глупость?