умножитель частоты, Подскажите на veriloge организовать умножитель частоты Опции

[NSergeevich]

Всем привет! Собственно вопрос следующий - как сделать из базового клока в 40mhz или 80mhz частоту большую. Что касается делятеля частоты там все просто, умею делать модули с исх клоком в 40mhz и на выходе любую меньшую частоту.

[des00]

Всем привет! Собственно вопрос следующий - как сделать из базового клока в 40mhz или 80mhz частоту большую.

ну вообще есть старая читерская техника удвоения частоты на логике, была актуальна в чипах где не было PLL.

Код

lcell lcell (clkx1, clkx1_delay[0]);
lcell lcell (clkx1_delay[0], clkx1_delay[1]);
.......
clkx2 = clkx1 ^ clkx1_delay[n];

задержка подбирается исходя из периода исходного клока

[Bad0512]

ну вообще есть старая читерская техника удвоения частоты на логике, была актуальна в чипах где не было PLL.

Код

lcell lcell (clkx1, clkx1_delay[0]);
lcell lcell (clkx1_delay[0], clkx1_delay[1]);
.......
clkx2 = clkx1 ^ clkx1_delay[n];

задержка подбирается исходя из периода исходного клока

Вот сначала ты учишь людей подобной порнографии, а потом они спутники на дно океана запускают.
И будут ссылаться на тебя как на авторитета.
Как не стыдно!

[des00]

Вот сначала ты учишь людей подобной порнографии, а потом они спутники на дно океана запускают.
И будут ссылаться на тебя как на авторитета.
Как не стыдно!

читаем внимательнее была актуальна в чипах где не было PLL + указал же что техника читерская, т.е. на свой страх и риск.