Вопросы экранирования платы со смешанными сигналами Опции

[kappafrom]

всем привет. проетируемая плата будет работать в условиях, отличных от тепличных, море шумов и излучения. разумно ли закрывать аналоговую сторону платы ВЧ экраном? ацп - область со смешанными сигналами, половину микросхемы экраном не накроешь) значит накрывать весь аналог и микросхему, а цифровые линии отводить на внутренние слои, чего делать не хотелось бы, ибо гигабитные линии.
нагуглил следующее http://pcbtech.ru/pages/view_page/146. не понятно как быть с вертикальными разъемами на плате, если их экраном закрывать, нужны отверстия для разъемов, то есть экран будет нестандартный. если есть у кого опыт в экранировании аналоговой схемоты или ссылки на то, как это делать правильно, поделитесь, пожалуйста

[silantis]

Вот как показано на рисунке так и делать.
Окружаете экранируемую область контуром земли, полосой земли, шириной 1.5-2мм, прошиваете ее переходными с шагом 1мм и по этому контуру запаиваете экран из жести.
В качестве примера любой мобильник. Бояться наводок от цифровой части микросхемы АЦП не надо, накрывайте всю микросхему.
Чтобы защититься от помех требуется комплекс мер.
1. Чистое питание и отсутствие DCDC в цепях питания АЦП
2. Раздельное экранирование входных цепей АЦП, малошумящих фильтров, усилителей, драйверов и собственно АЦП
3. Аккуратная работа с планами земли и питания, тотальное использование stripline для скоростных линий, и отсутствие скоростных линий и питание цифровой части,
а также их возвратных путей под аналоговой частью
4. Тотальное использование FerriteBead и конденсаторов в цепях питания и построение звездообразной схемы питания для аналоговой части.
5. Не помешает заэкранировать и цифровую часть
6. Одна из сторон платы обычно накрывается экранами, как на картинке, а нихняя сторона как правило экранируется фрезерованными пустотами в толстой крышке устройства,
таким образом что ребра как раз попадают в полосы заземления на нижней стороне платы.
7. Вся плата, включая источники питания, цифровые, аналоговые и аналогоцифровые узлы разбивается на отдельные участки, разделенные полосами заземления,
и каждый узел накрывается своим экраном. Это работает. Как вариант все именно так и развести, в случае чего экран просто не устанавливается.


И не надо бояться прятать скоростные линии внутрь платы, я видел работоспособный промышленный дизайн где PCIE Gen2 5GHz проходил по двум внутренним слоям, прием по одному внутреннему слою, передача по другому, с переходными высотой чуть более 2мм на всех линиях и длиной трасс не менее 10см.
Так что если у Вас порядок сигналов такой же, есть масса запаса по SI.
Как вариант, если очень хочется, можно использовать гибкожесткие коаксиалы толщиной 1мм для протаскивания пар по плате. У них более качественные параметры, но правда
такая жесть на смешанной плате вряд ли понадобится, это из области импедансов РЧ.


Не надо бояться дыр в экране. Если есть вертикальный разъем, то щель в 0.5мм не повлияет на экранирование.Через сам разъем больше помех пролезет.
И наконец, любая плата от старой мобилы очень хороший референс дизайн как именно надо делать. Там все и аналог, и цифра, и прием слабых сигналов, и передача сильных РЧ сигналов.
Микроскоп и мануал от мобилы в руки. Очень хороший пример. Экранирование там сделано качественно, зашумить его сложно.


Сообщение отредактировал silantis - Feb 17 2015, 17:51

[kappafrom]

Окружаете экранируемую область контуром земли, полосой земли, шириной 1.5-2мм, прошиваете ее переходными с шагом 1мм

под границами экрана на внутренних слоях платы получится забор из via, который в любом случае придется разредить, чтобы протащить сигнальные линии.

7. Вся плата, включая источники питания, цифровые, аналоговые и аналогоцифровые узлы разбивается на отдельные участки, разделенные полосами заземления, и каждый узел накрывается своим экраном.

все сигналы, пересекающие границы этих участков придется вести по внутренним слоям платы. (MGT допустим можно, а вот как сильно изменится спектральный состав аналогового сигнала при переходе через два ПО (via), обладающим паразитными индуктивностью и емкостью).
вопрос как сделать лучше:
A) накрыть одним экраном входной аналоговый каскад [разъем->фильтр->согласование->ацп]. Все цепи каскада на слое TOP, нет переходов/via -> минимальные искажения в спектр входного аналогвого сигнала, но наверное хуже межканальная развязка ацп.
Б) как на картинке , где разделено все что только можно разделить, наверное лучше межканальная развязка, и даже отдельные зоны для питания и для клока, но во входные аналоговые цепи встраиваются по два via, чтобы пролезть под ребром экрана и вылезти обратно к ацп на слой TOP.

[rloc]

как на картинке, где разделено все что только можно разделить, наверное лучше межканальная развязка, и даже отдельные зоны для питания и для клока, но во входные аналоговые цепи встраиваются по два via, чтобы пролезть под ребром экрана и вылезти обратно к ацп на слой TOP.

На внутренних слоях всегда лучше разводить, ЭМС выше и нет фазовой дисперсии. Хорошее правило - придерживаться минимальной длины линий на верхнем слое, тогда возможно и экранов между каналами до 300 МГц не понадобится. Про виа уже сказали - минимум. Чей кусок платы, какой генератор и как раздается?

[kappafrom]

Чей кусок платы, какой генератор и как раздается?

клок приходит на плату извне через дифпару, может быть дифсинусоидой/просто синусоидой/меандром -> LTC6957 (to LVDS conv) -> Si5368 CLKOUT[4..0] -> FPGA_CLK/FPGA_MGT_bank0/FPGA_MGT_bank1/ADC_CLK

Гигабитный выход безусловно только на GTP трансиверы.

В сборочном ките (плата ацп+материнка) гигабитный выход АЦП подается на LVDS порты общего назначения.
[1] Плата с АЦП: http://cds.linear.com/docs/en/demo-board-s...ic/1525asch.pdf
[2] Материнка: http://cds.linear.com/docs/en/demo-board-s...ic/1371asch.pdf
[3] Сборка: http://cds.linear.com/docs/en/demo-board-manual/dc1525af.pdf

Например,
[1] -> лист_2 -> разъем J1 -> пины G9/G10 (CHANNEL 1 OUTA+/-)
приходят в
[2] -> лист_12 -> разъем J8 -> пины G9/G10 (цепи LPC_P32/LPC_N32) -> лист_9 XC5VLX30T Bank_18 LVDS_GPIO.

Видимо 10B/8B decoder в ПЛИСе реализован вручную, а не как готовое решение GTP порта.

К тому же, непонятно следующее. Инженеры Linear используют в [2] разъем Samtec SEAF-40-06.5-10-A, в даташите которого http://www.samtec.com/ftppub/pdf/seaf.pdf указано на каких пинах можно пускать дифпары. В ките дифпары разложены по разъему загадочно... в шахматном порядке, но не в соответствии с документацией на разъем...

[VCO]

клок приходит на плату извне через дифпару, может быть дифсинусоидой/просто синусоидой/меандром -> LTC6957 (to LVDS conv) -> Si5368 CLKOUT[4..0] -> FPGA_CLK/FPGA_MGT_bank0/FPGA_MGT_bank1/ADC_CLK

В условиях "диких" помех надёжнее было бы оптоволокном. Ну или экранированной дифпарой тоже как-то понадёжнее будет, чем обычной...

[kappafrom]

В условиях "диких" помех надёжнее было бы оптоволокном. Ну или экранированной дифпарой тоже как-то понадёжнее будет, чем обычной...

PCB_CLK_GEN -> разъем Samtec 26 Gbps -> PCB_FPGA_ADC
т.е. плата вставляется в материнку, на которой генерируется клок

[rloc]

PCB_CLK_GEN -> разъем Samtec 26 Gbps -> PCB_FPGA_ADC
т.е. плата вставляется в материнку, на которой генерируется клок

Плохо, точнее кошмар, по-другому нельзя сказать. Те, кто думает, что к клоку требования по ЭМС менее серьезные, чем ко входному сигналу, сильно ошибаются. Встречался с конструкцией, описанной Вами, была приемная часть антенной решетки, ничего хорошего не вышло, переделывали. И самое неприятное - результат был прогнозируем заранее. Для тактового сигнала линии должны быть на основе коаксиального кабеля с двойной экранировкой (> 100 дБ) или жестких/полужестких кабелей. Никакие дифференциальные линии от помех не спасут, пролазы могут быть до -30дБ, для цифровых линий это нормально, для аналоговых - смерть.

клок приходит на плату извне через дифпару, может быть дифсинусоидой/просто синусоидой/меандром -> LTC6957 (to LVDS conv) -> Si5368 CLKOUT[4..0] -> FPGA_CLK/FPGA_MGT_bank0/FPGA_MGT_bank1/ADC_CLK

Такой же кошмар, как и в предыдущем случае. Чтобы на ПЛИС подать, такая цепочка подойдет, на АЦП - нет. Между внешним клоком и тактовым входом АЦП должно быть минимум активных элементов, и этот минимум должен обеспечивать -170 дБн/Гц широкополосного шума, что LVDS и PECL драйверы не могут дать по определению, и тем более системы с внутренней ФАПЧ.

P.S. Прошу прощение за жесткую критику, иначе нельзя. Не могу видеть, как динамику АЦП с 70 дБ по SNR/SINAD убивают до 45-55 дБ.

[kappafrom]

P.S. Прошу прощение за жесткую критику, иначе нельзя. Не могу видеть, как динамику АЦП с 70 дБ по SNR/SINAD убивают до 45-55 дБ.

стучусь сюда периодически, чтобы эту самую критику услышать. LVDS LVPECL не подойдут, а что же тогда?

[rloc]

стучусь сюда периодически, чтобы эту самую критику услышать. LVDS LVPECL не подойдут, а что же тогда?

RF усилители HBT SiGe или InGaP по схеме Дарлингтона (для безусловной стабильности) + пассивные делители мощности + балуны для преобразования в дифф. сигнал - это в идеальном случае, да и просто вызывает уважение, когда грамотно и профессионально решаются задачи. Чуть хуже, но во многих случаях подходят (до 100 МГц) - Tiny/Little Logic.
Никто не замечал такой интересный момент: в даташитах часто рекомендуют тактовый вход АЦП сопрягать с LVDS и PECL драйверами, но ни на одной eval-плате не найти таких драйверов, сами себе противоречат?

[kappafrom]

RF усилители HBT SiGe или InGaP по схеме Дарлингтона (для безусловной стабильности) + пассивные делители мощности + балуны для преобразования в дифф. сигнал - это в идеальном случае

а есть где подсмотреть реализацию?

[rloc]

а есть где подсмотреть реализацию?

Попробую составить примерный вариант:

Вход -> аттенюатор на 1..3 дБ -> пара встречных диодов Шоттки -> усилитель RFMD SGA4486 -> делитель 1:4 Minicircuits SCA-4-10 -> линии передачи на отдельном внутреннем экранированном слое -> балуны типа Murata DXW21B -> вход clk АЦП

Краткие пояснения: аттенюатор с диодами ограничит входную мощность до уровня 2-3 дБм, усилитель раскачает сигнал до 16-17 дБм (на 2-3 дБ больше, чем обычно пишут в строке P1db, с легким ограничением), и с учетом потерь в делителе, на один канал АЦП получится 9-10 дБм или порядка 1 В амплитуды (2В p-p), что в большинстве случаев хватает. Если качество входного сигнала не известно, то вместо аттенюатора желательно поставить простой полосовой LC фильтр для снижения широкополосного шума.

А 1:16 есть?

Гванелла именно с такого начинал:
https://yadi.sk/i/naWL-bVDf2hSX

[kappafrom]

Попробую составить примерный вариант:

Вход -> аттенюатор на 1..3 дБ -> пара встречных диодов Шоттки -> усилитель RFMD SGA4486 -> делитель 1:4 Minicircuits SCA-4-10 -> линии передачи на отдельном внутреннем экранированном слое -> балуны типа Murata DXW21B -> вход clk АЦП

Краткие пояснения: аттенюатор с диодами ограничит входную мощность до уровня 2-3 дБм, усилитель раскачает сигнал до 16-17 дБм (на 2-3 дБ больше, чем обычно пишут в строке P1db, с легким ограничением), и с учетом потерь в делителе, на один канал АЦП получится 9-10 дБм или порядка 1 В амплитуды (2В p-p), что в большинстве случаев хватает. Если качество входного сигнала не известно, то вместо аттенюатора желательно поставить простой полосовой LC фильтр для снижения широкополосного шума.

1. предполагается система из нескольких плат, на каждой плате по ацп, источник клока на материнской плате можно и нужно тоже выбрать
2. не понятно зачем сигнал ослаблять, а потом усиливать?
3. все-таки в чем "фишка" SiGe усилителя? это борьба за вертикальный фронт клока и малый шум?
4. балуны вх/вых импеданс 75 Ом, нужно 50, если я правильно понимаю

[silantis]

2. не понятно зачем сигнал ослаблять, а потом усиливать?

тоже интересно

Сообщение отредактировал silantis - Mar 12 2015, 17:37