vivado 2014.1 , ILA ,ошибки Опции

[serg_k1]

Здравствуйте, столкнулся с проблемой «The design failed to meet the timing requirements.»
vivado 2014.1 плата Artix , при подключении ILA под частоту 400МГц. Нужна именно она. При 200МГц все нормально.
Сейчас сделал простой проект , где есть только входная частота 200, clk_wiz_0 делает 400МГц , 2 регистра по 14 разрядов , которые наблюдаются и светодиод- моргает ~1Гц.
Так вот после Implementation получаются ошибки.
Log
CRITICAL WARNING: [Timing 38-282] The design failed to meet the timing requirements.
При этом появляются предупреждения . Не понятно откуда и что с ними делать.
• Post-Place Phys Opt Design ( 34 warnings) одинаковые
[Constraints 18-838] Failed to create SRL placer macro for cell u_ila_0/inst/ila_core_inst/u_ila_cap_ctrl/u_cap_addrgen/u_cap_window_counter/u_wcnt_hcmp/allx_typeA_match_detection.cs_allx_typeA_inst/DUT/I_WHOLE_SLICE.G_SLICE_IDX[1].U_ALL_SRL_SLICE/u_srlA/S1. Bel does not match with the valid locations at which this inst can be placed.
• Route Design (27 warnings ) одинаковые
[Constraints 18-838] Failed to create SRL placer macro for cell u_ila_0/inst/ila_core_inst/u_ila_cap_ctrl/u_cap_addrgen/u_cap_window_counter/u_wcnt_hcmp/allx_typeA_match_detection.cs_allx_typeA_inst/DUT/I_WHOLE_SLICE.G_SLICE_IDX[1].U_ALL_SRL_SLICE/u_srlA/S1. Bel does not match with the valid locations at which this inst can be placed.

После запуска Report Timing Summary показывает наличие ошибок в Intra-Clock Paths->clk_wiz_0->Setup
Для reset установлен false path. Пробовал уменьшить размеры dbg_hub и u_ila_0 до предела. Не помогает.
Как победить?

[dm.pogrebnoy]

1) Использовать 1 MMCM вместо двух. Проверить Clock Interaction после разводки.
2) Это что? Так не надо делать.

Код

if ( ( clk_400_90 == 0 ) & ( clk_200_90 == 0) ) nom <=  2'b00;
            else nom <= nom + 1'b1;

3)

между data_AB_2 и clk_200 период 400МГц ,

не совсем понятно что это значит.
4)

а будет- входные данные (32р LVDS) под оба фронта 400МГц

Принимайте этот поток при помощи DDR триггеров в IOB, дальше на ФИФО с разной разрядностью шин по входу и выходу, получив таким образом понижение частоты и распараллеливание потока данных

Код

     fifo_data fifo_data_2(        
        .wr_clk(clk_400),
        .rd_clk(clk_200),
        .wdata(wdata) // 64 бита
        .rdata(rdata)   // 128 бит
);

5) На 4п. см мой 1. Если есть проблемы в Clock Interaction Report - устранить.

[serg_k1]

1) Использовать 1 MMCM вместо двух. Проверить Clock Interaction после разводки.
4) Принимайте этот поток при помощи DDR триггеров в IOB, дальше на ФИФО с разной разрядностью шин по входу и выходу, получив таким образом понижение частоты и распараллеливание потока данных
Если есть проблемы в Clock Interaction Report - устранить.

Спасибо, по моему сейчас так и сделал. Принимаю(пока счетчик под оба фронта) на IDDR. Выход Q1 и Q2 на fifo_data_1(под clk_400) и _2(под clk_400_180). выходы фифо(х2) под 200 на ila. Но есть проблемы в Clock Interaction Report. причем не только clk_400- clk_400_180, но и clk_400- clk_400. А разве Clock Interaction Report показывает не только взаимодействие clk подсетей, но и внутри?
ошибки
fifo_data_2 clk_400 falling- clk_400_180 rising,(*)
fifo_data_1 clk_400 rising- clk_400 rising,
fifo_data_2 clk_400_180 rising- clk_400_180 rising,
мне не понятно где есть такое (*) пересечение .
и как это устранять?

(*) может потому что IDDR- там же один clk

[dm.pogrebnoy]

Для решения вашей задачи не требуется частот с разными фазами. Только 200 и 400. Без всяких _90 _180 _270.

А потому уже можно думать:

мне не понятно где есть такое (*) пересечение .
и как это устранять?