Передача данных из SPI в SPI, Подскажите как лучше Опции

[prussta]

Всем доброго времени суток! Подскажите, как лучше организовать систему. Система в целом выглядит так: Есть софт процессор NiosII - он выполняет основные задачи: отвечает на запросы пользователя, принимает какие-то данные, обрабатывает их, выдает ответы и прочее. Также есть два SPI: SPI1 - он принимает данные из вне как только вся система запустилась и SPI2 в который мне нужно эти данные (определенное количество) выплюнуть (этот SPI от Ethernet платки). Получается, что мне нужно постоянно гнать данные из SPI1 в SPI2. Причем, иногда мне нужно в этот поток данных добавлять еще байт своих данных. Как это можно организовать с минимальным участием проца? Чтобы он успевал делать свою основную работу и меньше отвлекался на эту передачу? Может есть какая-то переферия для таких задач? Подскажите куда посмотреть? Частота работа Niosa 100MГц, а данные на SPI1 приходят с частотой 24Мгц.
Пока у меня рисуется стандартный вариант: по прерыванию на прием по SPI1 я через DMA записываю поступившие данные в память, как только пришло необходимое кол-во байт, выставляю флаг. И в основном цикле программы по этому флагу отправляю эти данные в SPI2.

[prussta]

2) простенький блочек, который соберет в кучу данные с разных FIFO в соответствии с протоколом;

я правильно понимаю, что этот блочек это просто небольшая функция, которую будет выполнять тот же NiosII в основном цикле?

[Dmitriyspb]

я правильно понимаю, что этот блочек это просто небольшая функция, которую будет выполнять тот же NiosII в основном цикле?

Можно и процессором, но мне кажется fpga здесь разумней выбрать.
Все что я описал я предполагал реализовать на fpga

я правильно понимаю, что этот блочек это просто небольшая функция, которую будет выполнять тот же NiosII в основном цикле?

Если не ясно как его реализовать, тогда спрашивайте...поясню

[prussta]

Можно и процессором, но мне кажется fpga здесь разумней выбрать.
Все что я описал я предполагал реализовать на fpga



Если не ясно как его реализовать, тогда спрашивайте...поясню

Так я и так реализую на fpga, использую софтпроцессор NiosII для управления всей подключенной переферией - SPI, FIFO, DMA и т.д. Делаю на Cyclone III. Или я не так понимаю?

Если не ясно как его реализовать, тогда спрашивайте...поясню

Поясните, пожалуйста

[Dmitriyspb]

Так я и так реализую на fpga, использую софтпроцессор NiosII для управления всей подключенной переферией - SPI, FIFO, DMA и т.д. Делаю на Cyclone III. Или я не так понимаю?

Тогда я все верно понял.

Поясните, пожалуйста

У вас есть допустим 2 FIFO. 1-ая (FIFO1) заполняется процессором в режиме DMA, а вторая с порта SPI1 (FIFO2).

(На этом этапе необходимо разобраться с принципом FIFO и организацией DMA.)

Как известно FIFO позволяет согласовывать различные клоковые домена. В вашем случае можно предположить 3 клоковых домена, а именно 1-ый ПРОЦЕССОРНЫЙ, 2-ой SPI1, 3-ий SPI2.

Т.е. в FIFO1 с удобной скоростью для процессора, в FIFO2 пишется с скоростью прихода данных от SPI1, а SPI2 загружаются данные с удобной для SPI2 скоростью.

________________________________________________________________________________
__________________________________________________________
Мы разобрались как записать в память. Теперь разберемся как из нее вычитать.
Вычитываем из памятей FIFO1, FIFO2 c скоростью SPI2. Но так как мы передаем данные от двух источников (FIFO1, FIFO2) необходимо вычитанные данные миксовать необходимым образом (это из протокола SPI2 видно).
Если микс реализовать на verilog, тогда это будет цикл case.
___________________________________________
уточняйте свой вопрос. Что именно не ясно?