реклама на сайте
подробности

 
 
> Проблема передачи данных от одной FPGA к другой, Constraints для двух FPGA на плате
Rok
сообщение Jun 29 2006, 10:28
Сообщение #1


Участник
*

Группа: Свой
Сообщений: 62
Регистрация: 11-01-05
Из: Беларусь, Минск
Пользователь №: 1 894



Всем добрый день.

Ситуация следующая. Есть плата на ней стоит два чипа Virtex-II.
Делаю проект, разбиваю его на 2 части. Т.е. одна часть для первой микрухи, вторая часть - для второй.
Программирую PROM.
Начинаю проверку. Вижу, что данные от второй микрухи не приходят.
Делаю для второй микрухи проект в Identify. Там все прекрасно видно, что данные на выходе 2-го чипа есть.
А на входе первой, в том-же Identify, одни нули. Ладно думаю ...

Сделал новый проект все блоки объединил на один чип. Все прекрасно работает.
Но чип забит под завязку, что не очень хорошо для меня.
Ну и потом, раньше с таким не сталкивался. Нужно бы разобраться cranky.gif
Т.е. нужно как-то применить timing constraints к обоим чипам, но сразу,наверное, как-то измерить задержку надо бы...
В общем одни мысли ... glare.gif
Ну и вот счас нарыл в доках OFFSET (constraint) и TRACE (утилита для timing analysis) - читаю...

Прошу совета, люди добрые ... help.gif
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
3.14
сообщение Jul 10 2006, 20:47
Сообщение #2


Их либе дих ...
******

Группа: СуперМодераторы
Сообщений: 2 010
Регистрация: 6-09-04
Из: Russia, Izhevsk
Пользователь №: 609



Цитата
т.е. такая ситуация возможна:
регистр - комбинаторка - пин - линия - пин - комбинаторка - регистр
в смысле на небольших частотах должна работать, так?
Если в констрейны впишется.
Цитата
А обязательно ли вставлять их (регистры) только в RTL, или можно их вставить на этапе после ситеза? Может FPGA Editor поможет?
По другому никак.
Цитата
Так почему только xilinx это по умолчанию не делает ? Тут же логически понятно, что это экономит ресурсы кристалла и задержка соответственно уменьшается.
Тут как монетка ляжет ... Synplify обычно через PCF файл с ограничениями засовывает регистры по IOB, но надежней это сделать самому.
Цитата
external clok to 1st FPGA -> DCM -> global pin (1st FPGA) -> линия -> global pin (2nd FPGA) -> register
т.е. вы предлагаете поставить DCM между global clock и регистрами во 2-й FPGA ?
Посмотрите в FPGAeditor какой путь получается от пина до глобальной линии с учетом входного буфера. Например для Spartan2 (используя не "глобальный" пин) этот путь может достигать нескольких наносекунд и сильно зависит от заполненности кристалла.


--------------------
Усы, борода и кеды - вот мои документы :)
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 25th August 2025 - 03:08
Рейтинг@Mail.ru


Страница сгенерированна за 0.02331 секунд с 7
ELECTRONIX ©2004-2016