DP83640 синхронизация по фазе CLK_OUT Опции

[Crowbar]

Начали работать с физикой DP83640, которая помимо встроенного механизма синхронизации часов согласно IEEE1588 PTP имеет возможность синтезировать частоту CLK_OUT. Помимо того, что CLK_OUT с помощью механизма rate adjustment следует частоте PTP ядра (счетчик, они же часы PTP Clock), заявлено, что CLK_OUT можно сфазировать относительно PTP часов.
С первого взгляда документация на этот чип богатая, но при полном прочтении возникает больше вопросов чем понимания. В частности пока не понятно как устроен механизм фазировки CLK_OUT относительно локальных часов. Может кто работал с этой физикой и реализовывал механизм подстройки CLK_OUT по фазе относительно PTP часов и подскажет, правильны ли следующие утверждения:
1) Прямого механизма двигать CLK_OUT по фазе нет, и единственная возможность приблизить фронт CLK_OUT к нужным значениям счетчика PTP Clock это "двигать" сам счетчик с использованием механизма step adjustment (сомнительный подход, но другого пока не видно)
2) Точность фазирования будет +-8ns так как счетчик работает на частоте 125 МГц, а step adjustment это просто увеличение/уменьшение значения счетчика на заданную величину
3) Механизм step adjustment не влияет на фазу CLK_OUT при любых значениях задаваемого шага

[gosu-art]

А ПЛИС у вас есть? Как крайний вариант в нее затащить CLK_OUT и PPS. И там уже сделать нужный клок с нужной фазой.
А это смотрели ? AN-1729 DP83640 IEEE 1588 PTP Synchronized ClockOutput

3.2 Phase Alignment
Aligning the phase of the clock output requires the following steps:
1. Ensure the clock output pin is enabled.
2. Prior to enabling the PTP synchronization protocol, enable the clock output and the PTP clock.
3. Enable an event monitor for a single event to catch the rising edge of the clock output pin.
4. Determine clock output offset from aligned expected time: clock output period – (event timestamp mod
clock output period).
5. Do a step adjustment to align the clock output.
6. During synchronization, all step adjustments should be in units of the clock output period.
Example: Phase alignment of a 10 MHz clock output: