Получение значения, Verilog and VHDL Опции

[Алексей Т]

Добрый день! Подскажите, пожалуйста, как получить значение из блока VHDL, а именно из вектора bcd1 или bcd10:
port( bin:in std_logic_vector(5 downto 0);
bcd1:out std_logic_vector(3 downto 0);
bcd10:out std_logic_vector(3 downto 0)
);
в регистр блока на Verilog:
module LCD_TEST (
input iCLK, iRST_N,
input wire [3:0] iTime1, // младшее число // шину я соединяю через wizard, но мне необходимо численное значение
input wire [3:0] iTime2, // старшее число

output LCD_ON, // LCD Power ON/OFF
output [7:0] LCD_DATA,
output LCD_RW,LCD_EN,LCD_RS
);

Я попробывал вот так:
reg [3:0] iT1 = iTime1[3:0];
reg [3:0] iT2 = iTime2[3:0];

Компилируется, но у меня сомнения что в iT1 и iT2 будут лежать значения векторов bcd1 и bcd10, соответсвенно.

[egorman44]

нет, там выполняются операции, вот это результат я хотел бы получать в reg блока на Verilog.

Ну так соедините все это дело. Модуль VHDL и Verilog модуль, в топовом схематике.

UPD: Хотя как пишут, можно использовать оба модуля в проекте если Ваш синтезатор поддерживает оба языка, и в качестве топового модуля использовать HDL. Если выбрали в качестве топового модуля Verilog, то VHDL модуль объявите как если бы он был написан на Verilog'e.

[Алексей Т]

Ну так соедините все это дело. Модуль VHDL и Verilog модуль, в топовом схематике.

UPD: Хотя как пишут, можно использовать оба модуля в проекте если Ваш синтезатор поддерживает оба языка, и в качестве топового модуля использовать HDL. Если выбрали в качестве топового модуля Verilog, то VHDL модуль объявите как если бы он был написан на Verilog'e.

Спасибо, я это понял в качестве топового у меня "Графика"=)) у меня проблема записи значения из HDL блока, в блок на Verilog в reg.
Я так понял что присваивание надо выполнять в блоке always. Вот таким образом:

Код

reg iT1 = iTime1;

Или не так? Меня смущает что тип wire будет присвоен типу reg. Разърядность их одинакова (iT1 и iTime1).