Диаграмма обмена с PHI может поможет.
Не обращайте внимания на то что тактовая не меандр как у вас, это не принципиально, главное это состояния MDIO когда тактовая переходит из 0 в 1. У меня это всё формирует процессор.
Как только я перевожу выход в третье состояние PhyOutMDIO_Z =0 выход из FPGA встаёт в Z, а так как подвешен резистор к +, мы видим на E_MDIO = 1. Затем подаётся такт, PHI понимает и притягивает этот резистор к нулю.
Хотя бы исходник топ модуля, хоть с чего то начать искать ошибку.
Где у вас сигнал перевода в Z состояние?