синхронизация компонент внутри ПЛИС Опции

[cornflyer]

Большие проекты для ПЛИС обычно разбиваюца на отдельные части - компоненты. Реализацию пишут, например, на VHDL. В моем случае я сперва разработал архитектуру проекта, соединил "кубики" в графическом редакторе ISE 7. Написал на VHDL код для этих "кубиков". Один из компонентов проекта - ресивер для RS-232. Я сделал ему клок 50 МГц чтобы не мучаца с ошибками. Остальные компоненты у меня раюотают от частоты 20МГц, т.к. у меня внешнее АЦП работает от 20МГц. Возникла проблема синхронизации данных. Клок сделал как написано в мануале - взял DCM, вытацил из него через буфферы BUFG два клока - 50 МГц и 20 МГц, завел feedback (цепь обратной связи для синхронизации). Но полезли глюки ))) вот сижу и думаю, как бы сделать синхронизацию. Есть идеи!?

[cornflyer]

да, наверное лучший вариант - работать с 20МГц. ща попробую

будет ли девайс работать, если по фронту выставлять данные, а по спаду - читать?

[Kopart]

да, наверное лучший вариант - работать с 20МГц. ща попробую

будет ли девайс работать, если по фронту выставлять данные, а по спаду - читать?

Лучше избегать таких решений, если не требуется еще большая производительность.

Принцип синхронного дизайна предусматривает работу либо от фронта либо от спада.
Во первых так вреде синтезаторам проще
Во вторых у Вас точно не будет глюков, если скважность тактовой будет плавать