Группа: Свой
Сообщений: 2 546
Регистрация: 23-05-07
Из: Самарская область Сызрань
Пользователь №: 27 923
Хочу попробовать запустить spi slave на циклоне. Поискал в сети готовые исходники, примеров много для этого интерфейса не знаю с какого начать, подскажите пожалуйста ссылку на проверенный пример, который вам понравился ))
Группа: Свой
Сообщений: 78
Регистрация: 3-09-12
Пользователь №: 73 371
Цитата(Maverick @ May 10 2015, 16:10)
только для симулятора
Где-то читал (или сам сделал выводы ), что трюк с #1 в чистом RTL-коде это не самая интуитивная/хорошая практика. Однако, ребята с opencores в низскоскоростных протоколах очень любят такое делать (например, I2C ).
Где-то читал (или сам сделал выводы ), что трюк с #1 в чистом RTL-коде это не самая интуитивная/хорошая практика. Однако, ребята с opencores в низскоскоростных протоколах очень любят такое делать (например, I2C ).
а что оно дает для синтезатора?
--------------------
If it doesn't work in simulation, it won't work on the board.
"Ты живешь в своих поступках, а не в теле. Ты — это твои действия, и нет другого тебя" Антуан де Сент-Экзюпери повесть "Маленький принц"
Группа: Свой
Сообщений: 78
Регистрация: 3-09-12
Пользователь №: 73 371
Цитата(Maverick @ May 10 2015, 20:58)
а что оно дает для синтезатора?
Разумеется, ничего Или смысл только в том, что бы видеть в симуляции времянки более красивые и приближенные к реальности (появления значения на выходе триггера) "позже", чем edge клока? Или есть еще какие-то тонкости?
Цитата
Можно как то синтезировать задержку? Иногда очень нужна, делаю либо сдвигом клока либо внешними цепочками.
А для каких целей вам надо синтезировать задержку? Вы синхронный дизайн планируете делать?
модуль spi slave verilog
May 9 2015, 15:14
), что трюк с #1 в чистом RTL-коде это не самая интуитивная/хорошая практика.
