Xilinx FPGA Editor Hard Macro, фиксировать сигналы, Фиксация сигналов в макросе Опции

[Barktail]

Вопрос короткий, существует ли возможность зафиксировать разводку сигналов в макросе, чтобы при использовании макроса в проекте, система заново не разводила цепи?

[FakeDevice]

Вопрос короткий, существует ли возможность зафиксировать разводку сигналов в макросе, чтобы при использовании макроса в проекте, система заново не разводила цепи?

Вообще система и не разводит заново цепи, пока вы не изменяете проект.
А если изменили, но хотите, чтобы не переразводилось, то лично мне это кажется странным.
Если просто зафиксировать (Xilinx) некоторые элементы -- можно использовать LOC/RLOC и прочее как из vhdl/verilog, так и из .ucf