Xilinx FPGA Editor Hard Macro, фиксировать сигналы, Фиксация сигналов в макросе Опции

[Barktail]

Вопрос короткий, существует ли возможность зафиксировать разводку сигналов в макросе, чтобы при использовании макроса в проекте, система заново не разводила цепи?

[Barktail]

В Vivado существует что-то подобное. Погуглите UG905. Может, это то, что Вам надо.

Работаю на Спартане 6, поэтому к сожалению практической пользы от этого мне не получить, но для развития посмотрю, спасибо.

Вообще система и не разводит заново цепи, пока вы не изменяете проект.
А если изменили, но хотите, чтобы не переразводилось, то лично мне это кажется странным.
Если просто зафиксировать (Xilinx) некоторые элементы -- можно использовать LOC/RLOC и прочее как из vhdl/verilog, так и из .ucf

Речь не об изменении проекта, а о том что при размещении макроса в проекте, система не сохраняет цепи которые были заранее разведены в макросе, и разводит их заново.

Сообщение отредактировал Barktail - May 19 2015, 11:42