Последовательный высокоскоростной интерфейс Опции

[Dmitriyspb]

Приветствую специалистов и тех, кто просто зашел полюбопытствовать!

Ситуация следующая. Есть физически 4 провода = 2 дифференциальной пары (LVDS стандарт). Задача: Организовать максимально возможную высокоскоростную передачу (полный дуплекс). Т.е. получается две линии Tx и Rx.
---------------------------------------------------------------------------------------------
Передача организовывается между двумя платами по средствам объединительной платы (кросс-плата).
Стоит отметить платы имеют свои тактовые генераторы. Т.е. передача и прием - процессы асинхронные друг относительно друга.
---------------------------------------------------------------------------------------------
Данные необходимо передавать структуированно, т.е. в соответствии с каким-либо протоколом.
---------------------------------------------------------------------------------------------
Этот интерфейс будет реализован на FPGA (Xilinx).
---------------------------------------------------------------------------------------------

Есть опыт реализации подобных интерфейсов дедовским способом (т.е. все придумываем сами в том числе и протокол и потом долго и упорно тестируем и ловим уйму баг, потом снова тестируем и снова ловим баги .... и в какой-то момент мне кажется что этот процесс стремиться к бесконечности (ИМХО) ).
Чтобы повторно не идти по этому пути прошу совета у опытных людей. Подскажите пожалуйста стандартный последовательный интерфейс, который мог бы мне помочь. Спасибо.

[dm.pogrebnoy]

Просто в Zynq020 гигабитных трансиверов нету. А то, что тактовые разные на обоих платах, так UART тем и хорош, что имеет некоторую толерантность к этому. PLLкой можно сформировать нужные частоты. Кстати частоту можно поднять, 300 МГц это как ориентир, Artix7 (на котором сделан Zynq) тянет и больше. Так же можно воспользоваться встроенными SERDES, тогда еще паралелльный интерфейс практически сразу можно получить.

[Dmitriyspb]

Просто в Zynq020 гигабитных трансиверов нету.

Точно подметили. Тогда либо 15, либо 30 камень.

Так же можно воспользоваться встроенными SERDES,

Вы имеете ввиду Core generator?

А что Вы под интерфейсами понимаете? Чем Вас пугает "самописные"? Подумаешь сигнал подать на SerDes, ну ещё пропустить через IDELAY, немного делов.

Я видать недопонимаю, что из себя представляет SerDes на Xilinx? Я так понимаю это Core Generator его создает. Поясните пожалуйста.

Почему совершенно точно? Если без него, то можно несколько сотен мегабит всё равно получить...

Можно я не буду писать.....тут словами долго и не понятно

Дак получается, если пишут, что плисина не имеет гигабитных трансиверов, то и CDR в ней нет.

Поставим ту, которя имеет 30-ую

[Krys]

Я видать недопонимаю, что из себя представляет SerDes на Xilinx?

Вот тут описывается: http://www.xilinx.com/support/documentatio...versampling.pdf
В двух словах: это аппаратные блоки, преобразующие последовательный поток в параллельный. Ну и наоборот. Т.е. элементарные сдвиговые регистры с некоторой обвязкой. На них подаются (на приём) последовательные данные с ног LVDS, производится подстройка задержки (на аппаратных блоках задержки, задаваемой из пользовательской логики).

[Dmitriyspb]

Вот тут описывается: http://www.xilinx.com/support/documentatio...versampling.pdf
В двух словах: это аппаратные блоки, преобразующие последовательный поток в параллельный. Ну и наоборот. Т.е. элементарные сдвиговые регистры с некоторой обвязкой. На них подаются (на приём) последовательные данные с ног LVDS, производится подстройка задержки (на аппаратных блоках задержки, задаваемой из пользовательской логики).

Спасибо. Теперь стало все яснее.

Тут дело повернулось в сторону самодельного интерфейса (как я уже понял) на основе SERDES. Т.к. отладочные модули куплены на 7020, так что и боевые решили по аналогии использовать.

Думаю, что вопрос исчерпан. Всех благодарю за помощь. Узнал много полезного.

[doom13]

Приветствую.
Необходимо что-то похожее, но для Cyclone V GX (подробности тут).
Буду рад совету.