Два клока в списке чувствительности, Наличие двух клоков в списке чувствительности приводит к ошибке Опции

[aBoomest]

Доброго дня!
Имеет место тактовый сигнал 50 МГц. (FPGA Spartan 3e)
От него преобразую с помощью делителя частоты в тактовый сигнал 40 кГц. А от него аналогично в тактовый сигнал 1 Гц.
Далее сделал процесс, в списке чувствительности которого есть оба сигнала 40кГц и 1Гц.
ERROR:Xst:827 - ".../Main.vhd" line 121: Signal cannot be synthesized, bad synchronous description. The description style you are using to describe a synchronous element (register, memory, etc.) is not supported in the current software release.
Что-то я не пойму, если мне надо описать реакцию схемы и на тот и на другой клок, то теперь никак не сделать это. Или что-то принципиально не так делаю? Можно конечно (вероятно) извернуться и добавить кучу проверок и условий и при этом в списке оставить только 40кГц. Но как то это кажется странным. Не помню чтоб раньше среда разработки ругалась на наличие в списке чувствительности нескольких клоков.

Сообщение отредактировал aBoomest - Jun 4 2015, 05:25

[sallador]

to aBoomest

Как правильно сказали выше - используйте полученные "тактовые сигналы" на 40 кГц и 1 кГц как сигналы "разрешения тактирования" частоты 50 МГц.
В триггере это порт CE (clock enable).
В итоге получите работоспособную схему на 50МГц, но защелкивание будет происходить с нужным периодом.

Для VHDL один из примеров:

Код

pr_fd: process(clk, reset) is
begin
  if reset = '0' then
    q <= x"00";
  elsif rising_edge(clk) then
    if ce = '1' then -- это и есть строб разрешения
      q <= d;
    else null;
    end if;
  end if;
end process;

Второй пример - это взять FDE триггер из библиотеки UNISIM.
Там есть вход разрешения CE.

p.s. заметил, что старожилы любят издеваться, хоть и дают ответы начинающим. вспомните себя, сами тоже когда-то такими были

Сообщение отредактировал sallador - Jun 4 2015, 10:56