Cyclone V HS Serial Interface Опции

[doom13]

Приветствую.
Посоветуйте высокоскоростной последовательный интерфейс для связи (полный дуплекс) между FPGA Cyclone V GX. Максимальная пропускная способность 5 Гбит/с 10 Гбит/с. На одном из устройств будет ещё задействован 10G Ethernet MAC + XAUI. Предполагается соединение устройств по цепочке

TX0 - > RX1_TX1 -> RX2_TX2 -> ...... -> RXN_10GMAC_XAUI

Нахожу следующие IP-ядра у Altera:
- Rapid IO;
- Rapid IO II;
- SerialLite II;
- POS-PHY Level 4;
- "Голый" PHY.
Ни с одним из данных ядер не работал, хотелось бы услышать советы опытных.
Спасибо.

PS:
Получится ли использовать каждый трансивер на приём и передачу для такой конфигурации?

[prig]

И XAUI и Rapid IO II и SerialLite II используют одни и теже трансиверы, т.е. пропускная способность должна быть примерно одинакова.
Вопрос в том, какое ядро лучше применить в моём случае?

Ясень пень, что трансиверы те же самые. Но "бесплатные" ядра как правило в чём-то урезаны. Для SerialLite это скорость до 3.125Гбит/с. Но максимальные 5 Гбит/с не столь уж интересны, если оглядываться на конкретные стандарты. Так что, вполне годное ядро.

...Поток данных накапливается с возрастанием номера устройства, последнее выдаёт весь поток в сеть 10G Ethernet. У всех описанных ядер есть Link-layer, тут смущает возможность нормальной синхронизации TX0 и RX1, TX1 и RX2 и т.д.

Как можно посоветовать что-то для вашего случая, если он описан крайне скупо?
Что за данные у Вас бегают, какие требования к трафику, задержкам, ошибкам, синхронизации и т.д.?
Что такое в вашем понимании "нормальная синхронизация" "TX0 и RX1" и каким боком она относится к Link-layer?

С другой стороны, есть ли необходимость вываливать формализованную задачу в "эти ваши инеты"?
Фокус в том, что как только Вы формализуете задачу и изложите её в виде ТЗ, помощь Вам уже не понадобится.

[doom13]

Как можно посоветовать что-то для вашего случая, если он описан крайне скупо?
Что за данные у Вас бегают, какие требования к трафику, задержкам, ошибкам, синхронизации и т.д.?
Что такое в вашем понимании "нормальная синхронизация" "TX0 и RX1" и каким боком она относится к Link-layer?

Данные передаются в одну сторону. От устройства №0 к устройству #1, далее к устройству №2 и т.д. Каждое устройство к принимаемому потоку добавляет ещё и свои данные. Т.о. поток данных возрастает и к последнему приходит поток данных порядка 10 Гбит/с.

Link-layer, как понимаю, отвечает за автоматическое установление связи между двумя устройствами соединёнными по схеме TX0 -> RX1, TX1 -> RX0. При установлении link-a гарантирован правильный приём/передача данных со сторопы user-interface. При приёме последовательных данных автоматом происходит их правильное выравнивание, преобразование в параллельный вид, декодирование.

Как писал выше, необходима схема соединения TX0 - > RX1_TX1 -> RX2_TX2 -> ...... -> RXN, где RX1_TX1 - это один и тот же трансивер (или одни и те же 4 трансивера для достижения полезной пропускной способности в 10 Гбит/с), приёмник которого завязан на устройство №0, а передатчик на устройство №2 (надеюсь тут понятно расписано). Вот тут и возникает вопрос - возможно ли такое соединение и не вылезут ли какие подводные камни? Т.е., наверное, необходима какая-то дополнительная надстройка (функция), которая будет отвечать за правильную передачу данных от TX0 к RX1, TX1 к RX2 и т.д. И возможно ли это, если один трансивер завязан на два разных трансивера?

Для SerialLite II нашёл, если правильно понял, что такое есть - настройка Self Synchronized Link Up, которая позваляет независимую работу приёмника и передатчика в одном трансивере. Но она доступна только для режима 1-line.

Теперь смотрю на ядра Custom PHY IP Core и Cyclone V Transceiver Native PHY IP Core.
Для Custom PHY IP Core есть Word alignment mode - Manual и Bit slipping. По описанию, вроде как оно и надо, но т.к. железо править будет сложно, то остаются сомнения.
Опять же вопрос подойдут ли данные ядра для моей схемы соединения?